intel F-Tile Interlaken FPGA IPDesign Example User Guide

Мазмуну жашыруу

1 intel F-Tile Interlaken FPGA IPDesign Example User Guide

2 1. Ыкчам баштоо боюнча колдонмо

3 2. Дизайн Example Description

4 3. F-Tile Interlaken Intel FPGA IP Дизайн Example User Guide Archives

5 4. Document Revision History for F-Tile Interlaken Intel FPGA IP Design Example User Guide

6 Документтер / Ресурстар

6.1 Шилтемелер

7 Окшош билдирүүлөр

intel F-Tile Interlaken FPGA IPDesign Example User Guide

Intel® Quartus® Prime Design Suite үчүн жаңыртылган: 21.4
IP версиясы: 3.1.0

1. Ыкчам баштоо боюнча колдонмо

F-Tile Interlaken Intel® FPGA IP өзөгү симуляция сынагын жана аппараттык дизайнды камсыз кылат.ampкомпиляцияны жана аппараттык тестирлөөнү колдойт. Сиз дизайн эксample, параметр редактору автоматтык түрдө түзөт fileмоделдөө, компиляция жана дизайнды сыноо үчүн зарыл.

Testbench жана дизайн эксample F-плиткалары үчүн NRZ жана PAM4 режимин колдойт.
F-Tile Interlaken Intel FPGA IP өзөгү эски дизайнды түзөтampтилкелердин санынын жана маалымат ылдамдыгынын төмөнкү колдоого алынган айкалыштары үчүн.

Таблица 1. IP колдогон тилкелердин жана маалымат ылдамдыгынын айкалыштары
Төмөнкү комбинациялар Intel Quartus® Prime Pro Edition программалык камсыздоонун 21.4 версиясында колдоого алынат. Баары
башка комбинациялар Intel Quartus Prime Pro Edition келечектеги версиясында колдоого алынат.

Сүрөт 1. Дизайнды иштеп чыгуу кадамдары Example

(1) Бул вариант Interlaken четтөө режимин колдойт.
(2) 10 тилкелүү конфигурация дизайны үчүн F-плиткасына 12 тилке TX PMA талап кылынат, бул каналдын кыйшаюусун азайтуу үчүн туташтырылган трансивер саатын иштетүү.

*Башка ысымдар жана бренддер башкалардын менчиги катары талап кылынышы мүмкүн.

F-Tile Interlaken Intel FPGA IP негизги дизайн эксample төмөнкү функцияларды колдойт:

Ички TXдан RX сериялык артка кайтаруу режими
Белгиленген өлчөмдөгү пакеттерди автоматтык түрдө жаратат
Пакетти текшерүүнүн негизги мүмкүнчүлүктөрү
Кайра сыноо максатында дизайнды баштапкы абалга келтирүү үчүн Системанын консолун колдонуу мүмкүнчүлүгү

Сүрөт 2. Жогорку деңгээлдеги блок-схема

Тиешелүү маалымат

F-Tile Interlaken Intel FPGA IP Колдонуучу колдонмосу
F-Tile Interlaken Intel FPGA IP Release Notes

1.1. Аппараттык жана программалык камсыздоого талаптар
Мурун сыноо үчүнampдизайн үчүн, төмөнкү аппараттык жана программалык камсыздоону колдонуңуз:

Intel Quartus Prime Pro Edition программалык камсыздоо версиясы 21.4
Системалык консол Intel Quartus Prime Pro Edition программасы менен жеткиликтүү
Колдоого алынган симулятор:
— Синопсис* VCS*
— Synopsys VCS MX
— Siemens* EDA ModelSim* SE же Questa*
— Cadence* Xcelium*

Intel Agilex™ I-Series Transceiver-SoC өнүктүрүү комплекти

1.2. Дизайнды түзүү
Сүрөт 3. Процедура

Дизайн экс түзүү үчүн бул кадамдарды аткарыңызample and testbench:

Intel Quartus Prime Pro Edition программасында чыкылдатыңыз File ➤ Жаңы Intel Quartus Prime долбоорун түзүү үчүн New Project Wizard же чыкылдатыңыз File ➤ Учурдагы Intel Quartus Prime долбоорун ачуу үчүн Долбоорду ачыңыз. Устат сизден аспапты көрсөтүүнү сунуштайт.

Agilex үй-бүлөсүн көрсөтүңүз жана дизайныңыз үчүн F-Tile менен түзмөктү тандаңыз.
IP каталогунан F-Tile Interlaken Intel FPGA IP дарегин таап, эки жолу чыкылдатыңыз. Жаңы IP Variant терезеси пайда болот.

Жогорку деңгээлдеги ысымды көрсөтүңүз сиздин жеке IP вариацияңыз үчүн. Параметрлердин редактору IP вариация орнотууларын а ичинде сактайт file аталган .ip.
OK басыңыз. Параметр редактору пайда болот.

Сүрөт 4. Мисample Design Tab

6. IP өтмөгүндө IP негизги вариацияңыздын параметрлерин көрсөтүңүз.
7. Example Дизайн өтмөгүнөн, тесттик столду түзүү үчүн Simulation опциясын тандаңыз. Аппараттык дизайнды түзүү үчүн Синтез опциясын тандаңызample. Дизайнды түзүү үчүн, жок дегенде, симуляция жана синтез варианттарынын бирин тандап алышыңыз керекample.
8. Түзүлгөн HDL форматы үчүн Verilog да, VHDL да опциясы бар.
9. Target Development Kit үчүн Agilex I-Series Transceiver-SOC Development Kit тандаңыз.

Эскертүү: Өнүгүү комплектинин опциясын тандаганыңызда, пин дайындоолору Intel Agilex I-Series Transceiver-SoC Development Kit түзмөгүнүн бөлүгүнүн номерине (AGIB027R31B1E2VR0) ылайык коюлат жана сиз тандаган аппараттан айырмаланышы мүмкүн. Эгерде сиз дизайнды аппараттык жабдыкта башка PCBде сынагыңыз келсе, Иштеп чыгуу комплекти жок опциясын тандап, .qsf ичинде тиешелүү пин дайындоолорун жасаңыз. file
10. Түзүү дегенди басыңызample Design. Select Example Design Directory терезеси пайда болот.
11. Эгер дизайн экс өзгөртүүнү кааласаңызampКөрсөтүлгөн демейкилерден каталогдун жолу же аталышы (ilk_f_0_example_design), жаңы жолду карап чыгып, жаңы дизайн эксample каталог аты.
12. ОК баскычын чыкылдатыңыз.

Эскертүү: F-Tile Interlaken Intel FPGA IP дизайнында эксample, SystemPLL автоматтык түрдө түзүлөт жана F-Tile Interlaken Intel FPGA IP өзөгүнө туташтырылат. Дизайндагы SystemPLL иерархия жолуample бул:

example_design.test_env_inst.test_dut.dut.pll

Дизайндагы SystemPLL мурункуample Transceiver сыяктуу эле 156.26 МГц маалымдама саатын бөлүшөт.

1.3. Каталог структурасы
F-Tile Interlaken Intel FPGA IP өзөгү төмөнкүлөрдү жаратат fileдизайн үчүн
exampле:
Сүрөт 5. Каталогдун структурасы

Таблица 2. Аппараттык камсыздоонун дизайны Example File Сүрөттөмөлөр
Булар fileлар ичиндеample_installation_dir>/ilk_f_0_example_design каталогу.

Таблица 3. Testbench File Description
Бул file ичинде туратample_installation_dir>/ilk_f_0_example_design/example_design/rtl каталогу.

Таблица 4. Testbench скрипттери
Булар fileлар ичиндеample_installation_dir>/ilk_f_0_example_design/example_design/testbench каталогу.

1.4. Дизайнды имитациялоо Example Testbench
Сүрөт 6. Процедура

Тестирлөө үчүн бул кадамдарды аткарыңыз:

Буйрук тилкесинде, testbench симуляция каталогуна өтүңүз. Каталог жолу болуп саналатample_installation_dir>/example_design/testbench.

Сиз тандаган колдоого алынган симулятор үчүн симуляция скриптин иштетиңиз. Скрипт симулятордо тестирлөө системасын түзөт жана иштетет. Скриптиңиз симуляция аяктагандан кийин SOP жана EOP эсептери дал келерин текшериши керек.

Таблица 5. Симуляцияны иштетүү үчүн кадамдар

3. Натыйжаларды талдаңыз. Ийгиликтүү симуляция пакеттерди жөнөтөт жана кабыл алат, жана "Тест ӨТҮЛДҮ" көрсөтөт.
Дизайн эксample төмөнкү тапшырмаларды аткарат:

F-Tile Interlaken Intel FPGA IP өзөгүн ишке киргизет.
PHY статусун басып чыгарат.
Метафрам синхрондоштуруу (SYNC_LOCK) жана сөз (блок) чектерин текшерет
(WORD_LOCK).
Жеке тилкелер кулпуланып, тегизделгенче күтөт.
Пакеттерди өткөрүп баштайт.
Пакет статистикасын текшерет:
— CRC24 каталары
— SOPs
— ЭОП

Төмөнкү сample чыгарылышы ийгиликтүү симуляциялык сыноону көрсөтөт:

Эскертүү: Interlaken дизайн эксample simulation testbench 100 пакетти жөнөтөт жана 100 пакетти алат.

Төмөнкү сample output Interlaken Look-side режими үчүн ийгиликтүү симуляциялык сыноону көрсөтөт:

1.5. Аппараттык дизайнды түзүү жана конфигурациялоо Example

мурдагысын камсыз кылууample дизайн түзүү аяктады.
Intel Quartus Prime Pro Edition программасында Intel Quartus Prime долбоорун ачыңызample_installation_dir>/example_design.qpf>.
боюнча Иштетүү меню, чыкылдатыңыз Компиляцияны баштоо.
Ийгиликтүү компиляциядан кийин, а .sof file сиздин көрсөтүлгөн каталогуңузда жеткиликтүү.
Аппараттык камсыздоону программалоо үчүн бул кадамдарды аткарыңызampF-тили менен Intel Agilex түзмөгүндөгү дизайн:
а. Иштеп чыгуу комплектин негизги компьютерге туташтырыңыз.
б. Иштеп чыгуу комплектинин бир бөлүгү болгон Clock Control тиркемесин ишке киргизиңиз. Дизайн мурунку үчүн жаңы жыштыктарды коюуampтөмөнкүдөй:
• NRZ режими үчүн:
— Si5391 (U18), OUT0: Дизайн талабыңыз боюнча pll_ref_clk(3) маанисин коюңуз.
• PAM режими үчүн:
— Si5391 (U45), OUT1: Дизайн талабыңыз боюнча pll_ref_clk(3) маанисин коюңуз.
— Si5391 (U19), OUT1: Дизайн талабыңыз боюнча mac_pll_ref_clk(3) маанисине коюңуз. в. Click Куралдар ➤ Программист ➤ Аппараттык камсыздоону орнотуу.
г. Программалоочу түзүлүштү тандаңыз. Intel Agilex I-Series Transceiver-SoC Development Kit кошуңуз.
д. Ошону камсыз кыл Mode деп коюлган JTAG.
f. Intel Agilex I-Series түзмөгүн тандап, чыкылдатыңыз Түзмөк кошуу. Программист тактаңыздагы түзмөктөрдүн ортосундагы байланыштардын диаграммасын көрсөтөт.
г. үчүн кутучаны белгилеңиз.соф.
ч. ичиндеги кутучаны белгилеңиз Программа/конфигурациялоо тилке.
и. Click Баштоо.

1.6. Аппараттык камсыздоонун дизайнын текшерүү Example
F-плиткасын түзгөндөн кийин Interlaken Intel FPGA IP дизайнын эксampТүзмөгүңүздү конфигурациялаңыз жана IP өзөгүн жана анын регистрлерин программалоо үчүн Системалык Консолду колдоно аласыз.

Системанын консолун ачуу үчүн бул кадамдарды аткарыңыз жана жабдык дизайнын сынаңызampле:

CRC32, CRC24 жана текшерүүчү үчүн каталар жок.
Берилген СОП жана ЭОП алынган СОП жана ЭОП менен дал келиши керек.

Төмөнкү сample output Interlaken режиминде ийгиликтүү сыноону көрсөтөт:

Төмөнкү сample output Interlaken Lookaside режиминде ийгиликтүү сыноону көрсөтөт:

2. Дизайн Example Description

Дизайн эксample Interlaken IP ядросунун функцияларын көрсөтөт.

2.1. Дизайн Example Components
мурдагыample дизайн система жана PLL маалымдама сааттарын жана керектүү дизайн компоненттерин бириктирет. Эксample дизайн IP өзөгүн ички кайра артка кайтаруу режиминде конфигурациялайт жана IP негизги TX колдонуучу маалыматтарын өткөрүү интерфейсинде пакеттерди жаратат. IP өзөгү бул пакеттерди трансивер аркылуу ички артка кайтаруу жолуна жөнөтөт.

IP негизги ресивер пакеттерди кайра цикл жолунда кабыл алгандан кийин, Interlaken пакеттерин иштеп чыгат жана аларды RX колдонуучу маалыматтарын өткөрүү интерфейсине өткөрүп берет. Эксample design кабыл алынган жана берилген пакеттердин дал келээрин текшерет.

F-Tile Interlaken Intel FPGA IP дизайны эксample төмөнкү компоненттерди камтыйт:

F-Tile Interlaken Intel FPGA IP өзөгү
Пакет генератору жана пакет текшергич
F-Tile Reference жана System PLL сааттары Intel FPGA IP өзөгү

2.2. Дизайн Example Flow
F-Tile Interlaken Intel FPGA IP аппараттык дизайны эксample төмөнкү кадамдарды аяктайт:

F-тилей Interlaken Intel FPGA IP жана F-Tile баштапкы абалга келтириңиз.
Interlaken IP (системаны кайра орнотуу) жана F-tile TX (tile_tx_rst_n) боюнча баштапкы абалга келтирүүнү бошотуңуз.
F-плиткасын Interlaken Intel FPGA IP конфигурациялайт ички цикл режиминде.
F-tile RX (tile_rx_rst_n) баштапкы абалга келтирүүнү бошотуңуз.
Пайдалуу жүктө алдын ала аныкталган маалыматтары бар Interlaken пакеттеринин агымын IP өзөгүнүн TX колдонуучу маалыматын өткөрүү интерфейсине жөнөтөт.

Кабыл алынган пакеттерди текшерет жана абалын кабарлайт. Пакет текшергич аппараттык дизайнга киргизилген эксample төмөнкү пакеттерди текшерүү мүмкүнчүлүктөрүн камсыз кылат:
• Берилген пакет ырааттуулугу туура экендигин текшериңиз.
• Пакеттин башталышынын (SOP) жана пакеттин аягынын (EOP) саны берилиштер өткөрүлүп жана кабыл алынып жатканда бирдей болушун камсыз кылуу аркылуу алынган маалыматтар күтүлгөн маанилерге дал келээрин текшерет.

*Башка ысымдар жана бренддер башкалардын менчиги катары талап кылынышы мүмкүн.

2.3. Интерфейс сигналдары
Таблица 6. Дизайн Example Interface Signals

2.4. Каттоо картасы

Эскертүү:

Дизайн Example реестрдин дареги 0x20** менен башталат, ал эми Interlaken IP негизги реестринин дареги 0x10** менен башталат.

F-тайлдын PHY реестринин дареги 0x30** менен башталат, ал эми F-тилей FEC реестринин дареги 0x40** менен башталат. FEC реестри PAM4 режиминде гана жеткиликтүү.
Кирүү коду: RO — окуу гана, жана RW — окуу/жазуу.
Системанын консолу эски дизайнды окуйтample каттайт жана экрандагы тесттин абалын кабарлайт.

Таблица 7. Дизайн Example Register Map

Таблица 8. Дизайн Example Register Map for Interlaken Look-side Design Example
Дизайн экс жаратканда бул реестр картасын колдонуңузample Интерлакенди иштетүү режими күйгүзүлгөн.

2.5. Калыбына келтирүү
F-Tile Interlaken Intel FPGA IP өзөгүндө сиз баштапкы абалга келтирүүнү баштайсыз (reset_n=0) жана IP өзөгү баштапкы абалга келтирүү ырастоосун кайтарганга чейин кармап турасыз (reset_ack_n=0). Калыбына келтирүү алынып салынгандан кийин (reset_n=1), баштапкы абалга келтирүүнү ырастоо баштапкы абалына кайтып келет (reset_ack_n=1). Дизайн боюнча эксample, rst_ack_sticky реестри баштапкы абалга келтирүүнү ырастоо ырастоосун кармап турат жана андан кийин баштапкы абалга келтирүүнү алып салууга түрткү берет (reset_n=1). Сиз дизайн муктаждыктарына туура келген альтернативдүү ыкмаларды колдоно аласыз.

Маанилүү: Ички сериялык артка кайтаруу талап кылынган ар кандай сценарийде, сиз F-плиткасынын TX жана RX'ин белгилүү бир тартипте өзүнчө чыгарышыңыз керек. Көбүрөөк маалымат алуу үчүн система консолунун скриптине кайрылыңыз.

Сүрөт 7. NRZ режиминде ырааттуулукту калыбына келтирүү

Сүрөт 8. PAM4 режиминде ырааттуулукту калыбына келтирүү

3. F-Tile Interlaken Intel FPGA IP Дизайн Example User Guide Archives

Эгерде IP негизги версия тизмеде жок болсо, мурунку IP негизги версиясы үчүн колдонуучу колдонмосу колдонулат.

4. Document Revision History for F-Tile Interlaken Intel FPGA IP Design Example User Guide

Intel корпорациясы. Бардык укуктар корголгон. Intel, Intel логотиби жана башка Intel белгилери Intel корпорациясынын же анын туунду компанияларынын соода белгилери болуп саналат. Intel өзүнүн FPGA жана жарым өткөргүч өнүмдөрүн учурдагыга чейин аткарууга кепилдик берет
спецификацияларды Intel стандарттык гарантиясына ылайык келтирет, бирок каалаган убакта эскертүүсүз каалаган өнүмгө жана кызматтарга өзгөртүү киргизүү укугун өзүнө калтырат. Intel бул жерде сүрөттөлгөн кандайдыр бир маалыматты, продуктуну же кызматты колдонуудан же колдонуудан келип чыккан эч кандай жоопкерчиликти же жоопкерчиликти өзүнө албайт, Intel тарабынан жазуу жүзүндө ачык макулдашылгандан башка учурларда. Intel кардарларына жарыяланган маалыматка таянардан мурун жана өнүмдөр же кызматтарга буйрутма берүүдөн мурун түзмөктүн спецификацияларынын акыркы версиясын алуу сунушталат.

Бул колдонмо жөнүндө көбүрөөк окуу жана PDF жүктөп алуу: