intel HDMI Arria 10 FPGA IP Дизайн Example User Guide

HDMI Arria 10 FPGA IP Дизайн Example
Колдонуучунун колдонмосуHDMI Intel® Arria 10 FPGA IP
Дизайн Example User Guide
Intel®Quartus® үчүн жаңыртылган
Prime Design Suite: 22.4
IP версиясы: 19.7.1

Мазмуну жашыруу

1 HDMI Intel® FPGA IP Дизайн Example Intel® Arria® 10 түзмөктөрү үчүн Ыкчам баштоо колдонмосу

2 HDMI 2.1 Дизайн Example (Колдоо FRL = 1)

3 HDMI 2.0 Дизайн Example (Колдоо FRL = 0)

4 HDCP Over HDMI 2.0/2.1 Дизайн Example

5 HDMI Intel Arria 10 FPGA IP Дизайн Example User Guide Archives

6 HDMI Intel Arria 10 FPGA IP Дизайн Эксample User Guide

7 Документтер / Ресурстар

7.1 Шилтемелер

8 Окшош билдирүүлөр

HDMI Intel® FPGA IP Дизайн Example Intel® Arria® 10 түзмөктөрү үчүн Ыкчам баштоо колдонмосу

HDMI Intel® 10 түзмөктөрүндө компиляцияны жана аппараттык тестирлөөнү колдогон симуляциялоочу тестирлөөчү жана аппараттык дизайн бар.
FPGA IP дизайны мурункуample Intel Arria® үчүн
HDMI Intel FPGA IP төмөнкү дизайн экс сунуштайтamples:

Белгиленген ылдамдык шилтемеси (FRL) режими иштетилген HDMI 2.1 RX-TX кайра жөнөтүү дизайны
FRL режими өчүрүлгөн HDMI 2.0 RX-TX кайра өткөрүү дизайны
HDMI 2.0 дизайны боюнча HDCP

Эскертүү: HDCP өзгөчөлүгү Intel® Quartus Prime Pro Edition программасына камтылган эмес.
HDCP өзгөчөлүгүнө жетүү үчүн Intel менен байланышыңыз https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
Сиз дизайн эксample, параметр редактору автоматтык түрдө түзөт files моделдөө, компиляция жана жабдыкта дизайнды сыноо үчүн зарыл.
Сүрөт 1. Өнүгүү кадамдарыТиешелүү маалымат
HDMI Intel FPGA IP Колдонуучу колдонмосу
1.1. Дизайнды түзүү
Дизайнды түзүү үчүн Intel Quartus Prime программасындагы HDMI Intel FPGA IP параметр редакторун колдонуңузamples. Intel корпорациясы. Бардык укуктар корголгон. Intel, Intel логотиби жана башка Intel белгилери Intel корпорациясынын же анын туунду компанияларынын соода белгилери болуп саналат. Intel өзүнүн FPGA жана жарым өткөргүч өнүмдөрүн Intelдин стандарттык гарантиясына ылайык учурдагы спецификацияларга кепилдик берет, бирок каалаган убакта эскертүүсүз каалаган өнүмгө жана кызматтарга өзгөртүү киргизүү укугун өзүнө калтырат. Intel бул жерде сүрөттөлгөн кандайдыр бир маалыматты, продуктуну же кызматты колдонуудан же колдонуудан келип чыккан эч кандай жоопкерчиликти же жоопкерчиликти өзүнө албайт, Intel тарабынан жазуу жүзүндө ачык макулдашылгандан башка учурларда. Intel кардарларына жарыяланган маалыматка таянардан мурун жана өнүмдөр же кызматтарга буйрутма берүүдөн мурун түзмөктүн спецификацияларынын акыркы версиясын алуу сунушталат. *Башка ысымдар жана бренддер башкалардын менчиги катары талап кылынышы мүмкүн.
Nios менен башталат® II EDS Intel Quartus Prime Pro Edition программалык версиясы 19.2 жана Intel Quartus Prime Standard Edition программалык версиясы 19.1, Intel Nios II EDSтин Windows* версиясында Cygwin компонентин алып салып, аны Windows* Subsytem for Linux (WSL) менен алмаштырды. Эгер сиз Windows* колдонуучусу болсоңуз, эски дизайныңызды жаратуудан мурун WSL орнотушуңуз керекample.
2-сүрөт. Дизайн агымын түзүү

Intel Arria 10 түзмөк үй-бүлөсүнө багытталган долбоорду түзүп, керектүү аппаратты тандаңыз.
IP каталогунан Interface Protocols ➤ Audio & Video ➤ HDMI Intel FPGA IP дегенди таап, эки жолу чыкылдатыңыз. Жаңы IP Variant же Жаңы IP Вариация терезеси пайда болот.
Ыңгайлаштырылган IP вариацияңыз үчүн жогорку деңгээлдеги атын көрсөтүңүз. Параметрлердин редактору IP вариация орнотууларын а ичинде сактайт file аталган .ip же .qsys.
OK басыңыз. Параметр редактору пайда болот.
IP өтмөгүндө TX жана RX үчүн керектүү параметрлерди конфигурациялаңыз.
HDMI 2.1 дизайнын түзүү үчүн Support FRL параметрин күйгүзүңүзample FRL режиминде. HDMI 2.0 дизайнын түзүү үчүн аны өчүрүңүзample жок FRL.
Дизайн боюнча Exampөтмөктө, Arria 10 HDMI RX-TX Retransmit тандаңыз.
Testbench түзүү үчүн Simulation тандаңыз, ал эми аппараттык дизайнды түзүү үчүн Синтезди тандаңызample.Сиз дизайн экс генерациялоо үчүн бул варианттардын жок дегенде бирин тандап алышыңыз керекample fileс. Эгер сиз экөөнү тең тандасаңыз, генерация убактысы узарат.
Generate үчүн File Формат, Verilog же VHDL тандаңыз.
Максаттуу өнүктүрүү комплекти үчүн Intel Arria 10 GX FPGA өнүктүрүү комплектин тандаңыз. Эгер сиз иштеп чыгуу комплектин тандасаңыз, анда максаттуу аппарат (4-кадамда тандалган) максаттуу тактадагы түзмөккө дал келүү үчүн өзгөрөт. Intel Arria 10 GX FPGA өнүктүрүү комплекти үчүн демейки түзмөк 10AX115S2F4I1SG болуп саналат.
Ex Generate чыкылдатыңызample Design.

Тиешелүү маалымат
Windows* OS боюнча Linux* (WSL) үчүн Windows* субсистемасын кантип орнотуу керек?
1.2. Дизайнды симуляциялоо
HDMI testbench TX инстанциясынан RX инстанциясына сериялык арткы дизайнды окшоштурат. Ички видео үлгү генератор, аудио сample генератор, каптал тилкеси маалымат генератору жана көмөкчү маалымат генератор модулдары HDMI TX инстанциясын айдайт жана TX инстанциясынын сериялык чыгышы testbenchтеги RX инстанциясына туташат.
Сүрөт 3. Дизайн моделдөө агымы

Каалаган симуляция папкасына өтүңүз.
Сиз тандаган колдоого алынган симулятор үчүн симуляция скриптин иштетиңиз. Скрипт симулятордо тестирлөө системасын түзөт жана иштетет.
Натыйжаларды талдоо.

Таблица 1. Симуляцияны иштетүү үчүн кадамдар

Симулятор	Иш каталогу	Instructions
Riviera-PRO*	/симуляция/aldec	Буйрук сабында териңиз
		vsim -c -do aldec.do
ModelSim*	/симуляция/насаатчы	Буйрук сабында териңиз
		vsim -c -do mentor.do
VCS*	/simulation/synopsys/vcs	Буйрук сабында териңиз
		булак vcs_sim.sh
VCS MX	/симуляция/синопсис/ vcsmx	Буйрук сабында териңиз
		булак vcsmx_sim.sh
Xcelium * Параллель	/симуляция/xcelium	Буйрук сабында териңиз
		булак xcelium_sim.sh

Ийгиликтүү симуляция төмөнкү билдирүү менен аяктайт:
# СААТТА_БАЙГЫЛАГАН СИМВОЛДОР = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# АУДИО_КАНАЛ = 8
# Симуляция өтүү
1.3. Дизайнды түзүү жана сыноо

Аппараттык камсыздоо боюнча демонстрация тестин түзүү жана иштетүүampдизайн үчүн, бул кадамдарды аткарыңыз:

Аппараттык камсыздоону эксample дизайн түзүү аяктады.
Intel Quartus Prime программасын ишке киргизиңиз жана .qpf файлын ачыңыз file.
• HDMI 2.1 дизайн мисampКолдоо FRL иштетилген менен: project directory/quartus/a10_hdmi21_frl_demo.qpf
• HDMI 2.0 дизайн мисampКолдоо FRL өчүрүлгөн менен: болжолдонгон irectory/quartus/a10_hdmi2_demo.qpf
Иштетүү ➤ Компиляцияны баштоону басыңыз.
Ийгиликтүү компиляциядан кийин, а .sof file кварта/чыгарышта түзүлөт_files каталогу.
Борттогу FMC портуна B (J2) туташуу:
• HDMI 2.1 дизайн мисampКолдоо FRL иштетилген менен: Bitec HDMI 2.1 FMC Daughter Card Rev 9
Эскертүү: Bitec HDMI кыз картаңыздын ревизиясын тандай аласыз. Дизайн астында Example өтмөктө, HDMI Daughter Card Revision параметрин же Revision 9, Revision же эч кандай кызыгы картасы деп коюңуз. Демейки маани - Ревизия 9.
• HDMI 2.0 дизайн мисampКолдоо FRL өчүрүлгөн: Bitec HDMI 2.0 FMC Daughter Card Rev 11
Bitec FMC кыз-картасынын TX (P1) тышкы видео булагына туташтырыңыз.
Bitec FMC кыз картасынын RX (P2) тышкы видео раковинага же видео анализаторго туташтырыңыз.
Өнүктүрүү тактасындагы бардык которгучтар демейки абалда экенин текшериңиз.
Түзүлгөн .sof аркылуу иштеп чыгуу тактасында тандалган Intel Arria 10 түзмөгүн конфигурациялаңыз file (Инструменттер ➤ Программист).
Анализатор булактан алынган видеону көрсөтүшү керек.

Тиешелүү маалымат
Intel Arria 10 FPGA өнүктүрүү комплекти колдонуучу колдонмосу
1.4. HDMI Intel FPGA IP Дизайн Example Параметрлер
Таблица 2.
HDMI Intel FPGA IP Дизайн Example Intel Arria 10 түзмөктөрүнүн параметрлери Бул параметрлер Intel Arria 10 түзмөктөрүндө гана жеткиликтүү.

Параметр	Нарк	Description
Жеткиликтүү дизайн Example
Дизайн тандаңыз	Arria 10 HDMI RX-TX Retransmit	Дизайнды тандаңызampтүзүлөт.

Дизайн Example Files
Симуляция	Күйгүзүү өчүрүү	Керектүүлөрдү түзүү үчүн бул параметрди күйгүзүңүз files симуляциялык тестирлөө үчүн.
Синтез	Күйгүзүү өчүрүү	Керектүүлөрдү түзүү үчүн бул параметрди күйгүзүңүз files Intel Quartus Prime компиляциясы жана аппараттык камсыздоону көрсөтүү үчүн.

Түзүлгөн HDL форматы
Түзүү File Формат	Verilog, VHDL	Түзүлгөн дизайн үчүн сизге жаккан HDL форматын тандаңызample fileкоюу. Эскертүү: Бул параметр түзүлгөн жогорку деңгээлдеги IP форматын гана аныктайт fileс. Бардык башка fileс (мисалы, мисample testbenches жана жогорку деңгээл fileаппараттык демонстрация үчүн) Verilog HDL форматында

Максаттуу өнүктүрүү комплекти
Башкарманы тандаңыз	Өнүгүү комплекти жок,	Максаттуу дизайн үчүн тактаны тандаңызample.
	Arria 10 GX FPGA өнүктүрүү комплекти, Ыңгайлаштырылган өнүктүрүү комплекти	• Иштеп чыгуу комплекти жок: Бул параметр мурунку дизайн үчүн бардык аппараттык аспектилерди кошпойтample. IP өзөгү бардык пин дайындоолорун виртуалдык пиндерге орнотот. • Arria 10 GX FPGA Иштеп чыгуу комплекти: Бул параметр автоматтык түрдө долбоордун максаттуу түзмөгүн ушул иштеп чыгуу комплектиндеги түзмөккө дал келтирүү үчүн тандайт. колдонуу менен максаттуу аппаратты өзгөртө аласыз Максаттуу түзмөктү өзгөртүү параметр, эгерде сиздин тактаңыздын версиясында башка түзмөк варианты болсо. IP өзөгү иштеп чыгуу комплектине ылайык бардык пин дайындоолорду орнотот.
		•Custom Development Kit: Бул параметр дизайн эксample Intel FPGA менен үчүнчү тараптын иштеп чыгуу комплектинде сыналышы керек. Сиз өз алдынча PIN дайындоолорду орнотуу керек болушу мүмкүн.

Максаттуу түзмөк
Максаттуу түзмөктү өзгөртүү	Күйгүзүү өчүрүү	Бул параметрди күйгүзүңүз жана иштеп чыгуу комплекти үчүн тандалган түзмөк вариантын тандаңыз.

HDMI 2.1 Дизайн Example (Колдоо FRL = 1)

HDMI 2.1 дизайны мурункуampFRL режиминде le төрт RX каналын жана төрт TX каналын камтыган бир HDMI инстанциясынын параллелдүү циклин көрсөтөт.
Таблица 3. HDMI 2.1 Дизайн ExampIntel Arria 10 түзмөктөрү үчүн

Дизайн Example	Маалымат ылдамдыгы	Канал режими	Loopback түрү
Arria 10 HDMI RX-TX Retransmit	• 12 Гбит/сек (FRL) • 10 Гбит/сек (FRL) • 8Gbps (FRL) • 6 Гбит/сек (FRL) • 3 Гбит/сек (FRL) • <6 Гбит/сек (TMDS)	Симплекс	FIFO буфери менен параллелдүү

Өзгөчөлүктөрү

Дизайн FIFO буферлерин HDMI 2.1 раковинасы менен булагы ортосунда түз HDMI видео агымын өткөрүү үчүн ишке ашырат.
Дизайн иштөө учурунда FRL режими менен TMDS режиминин ортосунда которуштурууга жөндөмдүү.
Дизайн эрте мүчүлүштүктөрдү оңдоо үчүн LED статусун колдонотtage.
Дизайн HDMI RX жана TX инстанциялары менен келет.
Дизайн RX-TX шилтеме модулунда InfoFrame динамикалык диапазонун жана өздөштүрүүнү (HDR) киргизүүнү жана чыпкалоону көрсөтөт.
Дизайн TX менен туташкан раковина менен RXге туташтырылган булактын ортосундагы FRL курсун сүйлөшөт. Дизайн демейки конфигурацияда тышкы раковинадан борттогу RXге EDID аркылуу өтөт. Nios II процессору TX менен туташтырылган раковинанын мүмкүнчүлүгү боюнча шилтеме базасын сүйлөшөт. TX жана RX FRL мүмкүнчүлүктөрүн кол менен башкаруу үчүн user_dipsw борттогу которгучту которуштурууга да болот.
Дизайн бир нече мүчүлүштүктөрдү оңдоо функцияларын камтыйт.
RX инстанциясы тышкы видео генератордон видео булагын алат жана маалыматтар TX инстанциясына берилээрден мурун FIFO аркылуу өтөт. Функцияны текшерүү үчүн тышкы видео анализаторду, мониторду же HDMI туташуусу бар сыналгы TX өзөгүнө туташтырышыңыз керек.

2.1. HDMI 2.1 RX-TX Retransmit Design Блок диаграммасы
HDMI RX-TX кайра өткөргүч дизайн эксample колдоо FRL иштетилген HDMI 2.1 үчүн симплекс канал режиминде параллелдүү циклди көрсөтөт.
4-сүрөт. HDMI 2.1 RX-TX кайра жөнөтүү блок диаграммасы2.2. RX-Only же TX-Only Desig түзүүns
Өнүккөн колдонуучулар үчүн, сиз TX же RX гана дизайнын түзүү үчүн HDMI 2.1 дизайнын колдоно аласыз.
5-сүрөт. RX гана же TX гана дизайны үчүн талап кылынган компоненттерRX же TX гана компоненттерин колдонуу үчүн дизайндан тиешеси жок блокторду алып салыңыз.
Таблица 4. RX-гана жана TX-гана дизайн талаптары

Колдонуучунун талаптары	Сактоо	Алып салуу	кошуу
HDMI RX гана	RX Top	• TX Top • RX-TX шилтемеси • CPU подсистемасы • Transceiver Arbiter	–
HDMI TX гана	•TX Top •CPU Sub-системасы	•RX Top • RX-TX шилтемеси • Transceiver Arbiter	Video Pattern Generator (ыңгайлаштырылган модуль же Video and Image Processing (VIP) Suite)

RTL өзгөрүүлөрүнөн тышкары, сиз main.c скриптин да түзөтүшүңүз керек.
• HDMI TX гана үлгүлөрү үчүн, төмөнкү саптарды алып салуу менен HDMI RX кулпу статусун күтүүнү ажыратыңыз жана менен алмаштырыңыз
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
ал эми (rx_hdmi_lock == 0) {
if (check_hpd_isr()) { break; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// Rx кулпулангандан кийин Txти кайра конфигурациялаңыз
if (rx_hdmi_lock == 1) {
эгерде (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} башка {
tx_xcvr_reconfig(tx_frl_rate);
} } }
• HDMI RX гана үлгүлөрү үчүн main.c скриптинде төмөнкү саптарды гана сактаңыз:
REDRIVER_INIT();
hdmi_rx_init();
2.3. Аппараттык жана программалык камсыздоого талаптар
Дизайнды текшерүү үчүн Intel төмөнкү аппараттык жана программалык камсыздоону колдонотample.
Аппараттык

Intel Arria 10 GX FPGA өнүктүрүү комплекти
HDMI 2.1 Булагы (Quantum Data 980 48G Generator)
HDMI 2.1 Раковина (Quantum Data 980 48G Analyzer)
Bitec HDMI FMC 2.1 кызы картасы (Revision 9)
HDMI 2.1 Категория 3 кабелдери (Belkin 48Gbps HDMI 2.1 кабели менен сыналган)

Программалык камсыздоо

Intel Quartus Prime Pro Edition программалык камсыздоо версиясы 20.1

2.4. Каталог структурасы
каталогдор түзүлгөн камтыйт files HDMI Intel FPGA IP дизайны үчүн эксample.
Сүрөт 6. Дизайн үчүн каталогдун структурасы ExampleТаблица 5. Түзүлгөн RTL Files

Папкалар	Files/Подполковниктер
жалпы	clock_control.ip
	clock_crosser.v
	dcfifo_inst.v
	edge_detector.sv
	fifo.ip
	output_buf_i2c.ip

	test_pattern_gen.v
	tpg.v
	tpg_data.v
gxb	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.hex
hdmi_tx	hdmi_tx.ip
hdmi_tx	hdmi_tx_top.v
i2c_slave	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
плл	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
rxtx_link	altera_hdmi_hdr_infoframe.v
	aux_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
кайра конфигурациялоо	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
sdc	a10_hdmi2.sdc
sdc	jtag.sdc

Таблица 6. Түзүлгөн симуляция Files
караңыз Simulation Testbench көбүрөөк маалымат алуу үчүн бөлүм

Папкалар	Files
aldec	/aldec.do
aldec	/rivierapro_setup.tcl
каденция	/cds.lib
	/hdl.var

насаатчы	/mentor.do
насаатчы	/msim_setup.tcl
конспект	/vcs/filelist.f
конспект	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
xcelium	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh

жалпы	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	/hdmi_rx.ip
hdmi_rx	/Panasonic.hex
hdmi_tx	/hdmi_tx.ip

Таблица 7. Түзүлгөн программалык камсыздоо Files

Папкалар	Files
tx_control_src Эскертүү: tx_control папкасында булардын дубликаттары да бар files.	global.h
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	негизги.c
	pio_read_write.c
	pio_read_write.h

2.5. Дизайн компоненттери
HDMI Intel FPGA IP дизайны эксample жалпы жогорку деңгээлдеги компоненттерден жана HDMI TX жана RX жогорку компоненттеринен турат.
2.5.1. HDMI TX компоненттери
HDMI TX жогорку компоненттерине TX негизги жогорку деңгээлдеги компоненттери жана IOPLL, кабыл алуучу PHY баштапкы абалга келтирүү контроллери, кабыл алгычтын PHY, TX PLL, TX реконфигурациясын башкаруу жана чыгуу буфер блоктору кирет.
Сүрөт 7. HDMI TX Жогорку компоненттериТаблица 8. HDMI TX Top компоненттери

Модуль	Description
HDMI TX Core	IP жогорку деңгээлдеги видеомаалыматтарды кабыл алат жана көмөкчү маалыматтарды коддоону, аудио маалыматтарды коддоону, видео маалыматтарды коддоону, шифрлөөнү, TMDS коддоосун же пакеттештирүүнү аткарат.
IOPLL	IOPLL (iopll_frl) TX өзөгү үчүн FRL саатын түзөт. Бул маалымдама сааты TX FPLL чыгаруу саатын алат. FRL саат жыштыгы = Ар бир тилкедеги маалымат ылдамдыгы x 4 / (бир саатка FRL символдору x 18)
Transceiver PHY Reset Controller	Transceiver PHY баштапкы абалга келтирүү контроллери TX трансиверлеринин ишенимдүү инициализациясын камсыздайт. Бул контроллердин баштапкы абалга келтирүү киргизүүсү жогорку деңгээлден ишке киргизилет жана ал блоктун ичиндеги баштапкы абалга келтирүү ырааттуулугуна ылайык Transceiver Native PHY блогуна тиешелүү аналогдук жана санариптик баштапкы абалга келтирүү сигналын жаратат. Бул блоктон чыккан tx_ready чыгуу сигналы HDMI Intel FPGA IP үчүн баштапкы абалга келтирүү сигналы катары да иштейт жана кабыл алгыч иштеп, өзөктөн берилиштерди кабыл алууга даяр.
Transceiver Native PHY	HDMI TX өзөгүнөн параллелдүү маалыматтарды кабыл алган жана аны берүүдөн берилиштерди сериялаштыруучу катуу кабыл алуучу блок. Эскертүү: HDMI TX каналдар аралык кыйшаюу талабын канааттандыруу үчүн Intel Arria 10 Transceiver Native PHY параметр редакторунда TX каналын бириктирүү режимин төмөнкүгө орнотуңуз PMA жана PCS байланышы. Сиз ошондой эле кабылдагычты баштапкы абалга келтирүүчү контроллерден (tx_digitalreset) санариптик абалга келтирүү сигналына максималдуу кыйшаюу (set_max_skew) чектөө талабын кошуу керек. Intel Arria 10 Transceiver PHY Колдонуучунун колдонмосу.
TX PLL	PLL өткөргүч блогу Transceiver Native PHY блогуна сериялык ылдам саатты камсыз кылат. Бул HDMI Intel FPGA IP дизайны үчүн эксample, fPLL TX PLL катары колдонулат. TX PLL эки маалымдама сааты бар. • 0 маалымдама сааты TMDS режими үчүн программалоочу осцилляторго (TMDS тактык жыштыгы менен) туташтырылган. Бул дизайнда эксample, RX TMDS сааты TMDS режими үчүн 0 шилтеме саатына туташуу үчүн колдонулат. Intel 0 шилтеме сааты үчүн TMDS тактык жыштыгы менен программалануучу осцилляторду колдонууну сунуштайт. • 1-маалымдама сааты FRL режими үчүн белгиленген 100 МГц саатка туташтырылган.
TX кайра конфигурациялоо башкаруу	•TMDS режиминде, TX реконфигурациясын башкаруу блогу TX PLLди конкреттүү видеонун TMDS тактык жыштыгына ылайык ар кандай чыгаруу саат жыштыгы үчүн кайра конфигурациялайт. •FRL режиминде, TX реконфигурациясын башкаруу блогу 3x6 SCDC регистриндеги FRL_Rate талаасына ылайык 8 Гбит/сек, 10 Гбит/сек, 12 Гбит, 0 Гбит/сек жана 31 Гбит/сек үчүн сериялык ылдам саатты камсыз кылуу үчүн TX PLLди кайра конфигурациялайт. •TX реконфигурациясын башкаруу блогу TX PLL маалымдама саатын TMDS режими үчүн 0 шилтеме сааты менен FRL режими үчүн 1 маалымдама саатынын ортосунда которот.
Чыгуу буфери	Бул буфер HDMI DDC жана redriver компоненттеринин I2C интерфейси менен өз ара аракеттенүү үчүн интерфейс катары иштейт.

Таблица 9. Transceiver маалымат ылдамдыгы жана ашыкчаampАр бир Сааттын Жыштык диапазону

Mode	Маалымат ылдамдыгы	Oversampler 1 (2x oversampле)	Oversampler 2 (4x oversampле)	Oversample Фактор	Oversampled маалымат ылдамдыгы (Мбит / с)
TMDS	250–1000	On	On	8	2000–8000
TMDS	1000–6000	On	Өчүк	2	2000–12000
FRL	3000	Өчүк	Өчүк	1	3000
FRL	6000	Өчүк	Өчүк	1	6000

FRL	8000	Өчүк	Өчүк	1	8000
FRL	10000	Өчүк	Өчүк	1	10000
FRL	12000	Өчүк	Өчүк	1	12000

Сүрөт 8. TX кайра конфигурациялоо ырааттуулугу агымы2.5.2. HDMI RX компоненттери
HDMI RX жогорку компоненттерине RX негизги жогорку деңгээлдеги компоненттери, кошумча I²C кулу жана EDID RAM, IOPLL, кабыл алуучу PHY баштапкы абалга келтирүү контроллери, RX жергиликтүү PHY жана RX кайра конфигурациялоо башкаруу блоктору кирет.
Сүрөт 9. HDMI RX Жогорку компоненттериТаблица 10. HDMI RX Жогорку компоненттери

Модуль	Description
HDMI RX Core	IP Transceiver Native PHYден сериялык маалыматтарды кабыл алат жана маалыматтарды тегиздөө, каналды бурмалоо, TMDS декоддоо, көмөкчү маалыматтарды декоддоо, видео маалыматтарды декоддоо, аудио маалыматтарды декоддоо жана декоддоону аткарат.
I2C Slave	I2C - бул Sink Display Data Channel (DDC) жана Status and Data Channel (SCDC) үчүн колдонулган интерфейс. HDMI булагы DDCди кеңейтилген кеңейтилген дисплейдин идентификациялык маалыматтарын (E-EDID) маалымат түзүмүн окуу менен раковинанын мүмкүнчүлүктөрүн жана мүнөздөмөлөрүн аныктоо үчүн колдонот. E-EDID үчүн 8-бит I2C кул даректери 0xA0 жана 0xA1 болуп саналат. LSB кирүү түрүн көрсөтөт: окуу үчүн 1 жана жазуу үчүн 0. HPD окуясы болгондо, I2C кулу E-EDID маалыматтарына чиптен окуу менен жооп берет I2C кул үчүн гана контроллери HDMI 2.0 жана 2.1 үчүн SCDCди да колдойт SCDC үчүн 9 биттик I2C кул дареги 0xA8 жана 0xA9. HPD окуясы болгондо, I2C кулу HDMI RX өзөгүнүн SCDC интерфейсине же андан жазуу же окуу транзакцияларын аткарат. Fixed Rate Link (FRL) үчүн шилтемени окутуу процесси да I2C аркылуу ишке ашат HPD окуясы учурунда же булак FRL Rate реестрине башка FRL курсун жазганда (SCDC 0x31 бит[3:0] регистрлери), шилтемени окутуу процесси башталат. Эскертүү: Эгерде HDMI 2 же HDMI 2.0 арналбаса, SCDC үчүн бул I2.1C кулу үчүн гана контроллер талап кылынбайт

EDID RAM

Дизайн RAM 1-Порт IP аркылуу EDID маалыматын сактайт. Стандарттык эки зымдуу (саат жана маалымат) сериялык автобус протоколу (I2C кул үчүн гана контроллер) CEA-861-D Compliant E-EDID маалымат структурасын өткөрүп берет. Бул EDID RAM E-EDID маалыматын сактайт.
•TMDS режиминде дизайн TXтен RXке EDID өтүүнү колдойт. EDID аркылуу өтүү учурунда, TX тышкы раковинага туташтырылганда, Nios II процессору EDIDди тышкы раковинадан окуйт жана EDID RAMга жазат.
• FRL режиминде болгондо, Nios II процессору global.h скриптиндеги HDMI_RX_MAX_FRL_RATE параметринин негизинде ар бир шилтеме ылдамдыгы үчүн алдын ала конфигурацияланган EDIDди жазат.
Колдоого алынган FRL курсу үчүн төмөнкү HDMI_RX_MAX_FRL_RATE киргизүүлөрдү колдонуңуз:
• 1: 3G 3 Lanes
• 2: 6G 3 Lanes
•3: 6G 4 Lanes
• 4: 8G 4 Lanes
•5: 10G 4 тилке (демейки)
•6: 12G 4 Lanes

IOPLL

HDMI RX эки IOPLL колдонот.
• Биринчи IOPLL (pll_tmds) RX CDR маалымдама саатын түзөт. Бул IOPLL TMDS режиминде гана колдонулат. Бул IOPLLнин маалымдама сааты TMDS саатын алат. TMDS режими бул IOPLLди колдонот, анткени CDR 50 МГц төмөн шилтеме сааттарын ала албайт жана TMDS тактык жыштыгы 25 МГцден 340 МГцге чейин. Бул IOPLL 5 МГцтен 25 МГцге чейинки жыштык диапазону үчүн киргизүү маалымдама саатынан 50 эсе көп болгон тактык жыштыгын камсыз кылат жана 50 МГцден 340 МГцге чейинки жыштык диапазону үчүн киргизүү маалымдама сааты сыяктуу тактык жыштыгын камсыз кылат.
• Экинчи IOPLL (iopll_frl) RX өзөгү үчүн FRL саатын түзөт. Бул маалымдама сааты CDR калыбына келтирилген саатты алат.
FRL саат жыштыгы = Ар бир тилкедеги маалымат ылдамдыгы x 4 / (бир саатка FRL символдору x 18)

Transceiver PHY Reset Controller	Transceiver PHY баштапкы абалга келтирүү контроллери RX трансиверлеринин ишенимдүү инициализациясын камсыздайт. Бул контроллердин баштапкы абалга келтирүү киргизүүсү RX кайра конфигурациялоосу менен ишке ашырылат жана ал блоктун ичиндеги баштапкы абалга келтирүү ырааттуулугуна ылайык Transceiver Native PHY блогуна тиешелүү аналогдук жана санариптик баштапкы абалга келтирүү сигналын жаратат.
RX Native PHY	Сырткы видео булагынан сериялык маалыматтарды кабыл алган катуу кабыл алуучу блок. Ал HDMI RX өзөгүнө берилиштерди өткөрүүдөн мурун сериялык берилиштерди параллелдүү маалыматтарга сериядан ажыратат. Бул блок FRL режими үчүн өркүндөтүлгөн PCSде иштейт. RX CDR эки маалымдама сааты бар. • 0 маалымдама сааты TMDS саатынан алынган IOPLL TMDS (pll_tmds) чыгаруу саатына туташтырылган. • Маалымдама саат 1 туруктуу 100 МГц саатка туташтырылган. TMDS режиминде RX CDR 0 шилтеме саатын тандоо үчүн кайра конфигурацияланат, ал эми FRL режиминде RX CDR 1 шилтеме саатын тандоо үчүн кайра конфигурацияланат.
RX кайра конфигурациялоо башкаруу	TMDS режиминде, RX реконфигурациясын башкаруу блогу 250 Мбит/секден 6,000 Мбит/сек чейин чейинки каалаган ыктыярдуу шилтеме ылдамдыктарында иштөө үчүн RX трансиверин башкаруу үчүн HDMI PLL менен ылдамдыкты аныктоо схемасын ишке ашырат. FRL режиминде, RX реконфигурациясын башкаруу блогу SCDC_FRL_RATE регистр талаасындагы (3x6[8:10]) FRL ылдамдыгына жараша 12 Гбит/сек, 0 Гбит/сек, 31 Гбит/сек, 3 Гбит же 0 Гбит/сек ылдамдыкта иштөө үчүн RX трансиверин кайра конфигурациялайт. RX кайра конфигурациялоо башкаруу блогу Стандарттык PCS/RX ортосунда которулат TMDS режими үчүн жана FRL режими үчүн Өркүндөтүлгөн PCS 10-сүрөт 22-бетте.

Сүрөт 10. RX кайра конфигурациялоо ырааттуулугу агымы
Сүрөт контроллердин көп ылдамдыктагы кайра конфигурациялоо ырааттуулугунун агымын, ал кириш маалымат агымын жана маалымдама тактык жыштыгын кабыл алганда, же трансивер кулпусу ачылганда сүрөттөйт.2.5.3. Жогорку деңгээлдеги жалпы блоктор
Жогорку деңгээлдеги жалпы блокторго трансивер арбитри, RX-TX шилтеме компоненттери жана CPU подсистемасы кирет.
Таблица 11. Жогорку деңгээлдеги жалпы блоктор

Модуль

Description

Transceiver Arbiter

Бул жалпы функционалдык блок бир эле физикалык каналдагы RX же TX трансиверлери кайра конфигурациялоону талап кылганда, кабыл алгычтарды бир эле учурда кайра калибрлөөдөн сактайт. Бир эле убакта кайра калибрлөө бир эле каналдагы RX жана TX трансиверлери көз карандысыз IP ишке ашырууга дайындалган колдонмолорго таасирин тийгизет.
Бул кабыл алуучу арбитр симплекс TX жана симплекс RXди бир эле физикалык каналга бириктирүү үчүн сунушталган резолюциянын кеңейтүүсү болуп саналат. Бул кабыл алуучу арбитр, ошондой эле Avalon® эс тутумуна түшүрүлгөн RX жана TX реконфигурациялоо өтүнүчтөрүн бириктирүүгө жана арбитраждык кылууга жардам берет, анткени бир каналдын ичиндеги симплекс RX жана TX трансиверлери багытталган, анткени трансиверлердин реконфигурациялоо интерфейсинин портуна ырааттуу гана кирүүгө болот.
Трансивер арбитри менен TX/RX Native PHY/PHY Reset Controller блокторунун ортосундагы интерфейс байланышы бул дизайндагы мурункуample трансивер арбитринин жардамы менен каалаган IP айкалышы үчүн колдонулуучу жалпы режимди көрсөтөт. Каналда RX же TX трансиверлери гана колдонулганда кабыл алуучу арбитр талап кылынбайт.
Трансивер арбитри өзүнүн Avalon эстутум картасына түшүрүлгөн кайра конфигурациялоо интерфейстери аркылуу кайра конфигурациялоону сурануучуну аныктайт жана тиешелүү tx_reconfig_cal_busy же rx_reconfig_cal_busy дарбазасын ошого жараша бекитет.
HDMI колдонмолору үчүн гана RX кайра конфигурациялоону баштайт. Арбитр аркылуу Avalon эстутум картасына түшүрүлгөн кайра конфигурациялоо өтүнүчүн канализациялоо менен, арбитр кайра конфигурациялоо өтүнүчү RXден келип чыкканын аныктайт, андан кийин tx_reconfig_cal_busy ырастоодон бошотуп, rx_reconfig_cal_busy ырастоого мүмкүндүк берет. Дарбаза TX трансиверинин калибрлөө режимине кокусунан өтүшүнө жол бербейт.
Эскертүү: HDMI RX реконфигурациясын гана талап кылгандыктан, tx_reconfig_mgmt_* сигналдары байланган. Ошондой эле, арбитр менен TX Native PHY блогунун ортосунда Avalon эстутум картасына түшүрүлгөн интерфейс талап кылынбайт. Блоктор дизайндагы интерфейске дайындалган эксample TX/RX Native PHY/PHY Reset Controller менен жалпы кабыл алуучу арбитр байланышын көрсөтүү үчүн

RX-TX шилтемеси

• RX жана TX видео саат домендери боюнча DCFIFO аркылуу HDMI RX негизги циклинен видео маалыматтарды чыгаруу жана синхрондоштуруу сигналдары.
• HDMI TX өзөгүнүн көмөкчү маалымат порту DCFIFO аркылуу арткы басым аркылуу агып жаткан көмөкчү маалыматтарды башкарат. Артка басым көмөкчү маалымат портунда толук эмес көмөкчү пакеттин жок экенин камсыздайт.
• Бул блок тышкы чыпкалоону да аткарат:
— HDMI TX негизги көмөкчү маалымат портуна өткөрүүдөн мурун көмөкчү маалымат агымынан аудио берилиштерин жана аудио саатын калыбына келтирүү пакетин чыпкалайт.
— HDMI RX көмөкчү маалыматтарынан Жогорку динамикалык диапазонду (HDR) InfoFrame чыпкалайт жана мурунку файлды киргизетample HDR InfoFrame Avalon агымдык мультиплексери аркылуу HDMI TXтин көмөкчү маалыматтарына.

CPU подсистемасы

CPU подсистемасы SCDC жана DDC контроллерлору жана булакты кайра конфигурациялоо контроллери катары иштейт.
• Булак SCDC контроллери I2C мастер контроллерин камтыйт. I2C мастер контроллери HDMI 2.0 иштеши үчүн SCDC маалымат түзүмүн FPGA булагынан тышкы раковинага өткөрүп берет. Мисалы үчүнample, эгерде чыгуучу маалымат агымы 6,000 Мбит/сек болсо, Nios II процессору I2C мастер контроллерине TMDS_BIT_CLOCK_RATIO жана SCRAMBLER_ENABLE биттерин жуугуч TMDS конфигурация регистринин 1ге жаңыртуу буйругун берет.
• Ошол эле I2C кожоюну, ошондой эле HDMI булагы жана тышкы чөгүп ортосунда DDC маалымат түзүмүн (E-EDID) өткөрүп берет.
• Nios II CPU HDMI булагы үчүн реконфигурация контроллери катары иштейт. CPU TX кайра конфигурациялоону талап кыларын аныктоо үчүн RX кайра конфигурациялоону башкаруу модулунан мезгил-мезгили менен ылдамдыкты аныктоого таянат. Avalon эстутум картасына түшүрүлгөн кул котормочу Nios II процессорунун Avalon эс тутум картасына түшүрүлгөн мастер интерфейси менен сырттан түзүлгөн HDMI булагынын IOPLL жана TX Native PHY интерфейсинин Avalon эс тутум картасына түшүрүлгөн кул интерфейстеринин ортосундагы интерфейсти камсыз кылат.
• Сырткы раковина менен I2C мастер интерфейси аркылуу шилтемени үйрөтүңүз

2.6. Динамикалык диапазон жана өздөштүрүү (HDR) InfoFrame киргизүү жана чыпкалоо
HDMI Intel FPGA IP дизайны эксample RX-TX кайра системага HDR InfoFrame киргизүүнүн демонстрациясын камтыйт.
HDMI Specification версия 2.0b Dynamic Range жана Mastering InfoFrame HDMI көмөкчү агымы аркылуу берилүүгө мүмкүндүк берет. Демонстрацияда көмөкчү пакет генератор блогу HDR киргизүүнү колдойт. Модулдун сигнал тизмегинин таблицасында көрсөтүлгөндөй, арналган HDR InfoFrame пакетин форматташыңыз керек жана HDR InfoFrame кыстарылышы ар бир видео кадрында бир жолу ишке ашат.
Бул эксampКонфигурацияда, кирүүчү көмөкчү агым буга чейин HDR InfoFrame камтыган учурларда, агылган HDR мазмуну чыпкаланат. Чыпкалоо бири-бирине карама-каршы келген HDR InfoFrames өткөрүлбөйт жана HDR S форматында көрсөтүлгөн маанилердин гана болушун камсыздайт.ample Data модулу колдонулат.
Сүрөт 11. Динамикалык диапазон жана өздөштүрүү InfoFrame киргизүү менен RX-TX шилтемеси
Сүрөттө RX-TX шилтемесинин блок диаграммасы көрсөтүлгөн, анын ичинде Dynamic Range жана Mastering InfoFrame HDMI TX негизги көмөкчү агымына киргизүү.Таблица 12. Көмөкчү маалыматтарды киргизүү блогу (aux_retransmit) сигналдары

Сигнал	Багыт	Туурасы	Description
Саат жана баштапкы абалга келтирүү
clk	Киргизүү	1	Саатты киргизүү. Бул саат видео саатка кошулушу керек.
баштапкы абалга келтирүү	Киргизүү	1	Киргизүүнү баштапкы абалга келтирүү.

Көмөкчү пакет сигналдары
tx_aux_data	Чыгуу	72	TX Мультиплексордон көмөкчү пакет чыгаруу.
tx_aux_valid	Чыгуу	1
tx_aux_ready	Чыгуу	1
tx_aux_sop	Чыгуу	1
tx_aux_eop	Чыгуу	1
rx_aux_data	Киргизүү	72	RX Көмөкчү маалыматтар мультиплексорго кирерден мурун пакет чыпкасынын модулуна өтөт.
rx_aux_valid	Киргизүү	1
rx_aux_sop	Киргизүү	1
rx_aux_eop	Киргизүү	1

Башкаруу сигналы
hdmi_tx_vsync	Киргизүү	1	HDMI TX Video Vsync. Бул сигнал шилтеме ылдамдыгы саатынын доменине шайкештештирилиши керек. Өзөк HDR InfoFrameди бул сигналдын көтөрүлүп жаткан четиндеги көмөкчү агымга киргизет.

Таблица 13. HDR маалымат модулу (altera_hdmi_hdr_infoframe) сигналдары

Сигнал	Багыт	Туурасы	Description
hb0	Чыгуу	8	Динамикалык диапазондун баш байт 0 жана InfoFrame өздөштүрүү: InfoFrame түрүнүн коду.
hb1	Чыгуу	8	Динамикалык диапазондун баш байт 1 жана InfoFrame өздөштүрүү: InfoFrame версиясынын номери.
hb2	Чыгуу	8	Динамикалык диапазондун баш байт 2 жана InfoFrame өздөштүрүү: InfoFrame узундугу.
pb	Киргизүү	224	Динамикалык диапазонун жана өздөштүрүү InfoFrame маалымат байты.

Таблица 14. Динамикалык диапазон жана өздөштүрүү InfoFrame берилиштер байт таңгагы бит талаалары

Bit-Field	Аныктама	Статикалык метадайындардын түрү 1
7:0	Маалымат байты 1: {5'саат, EOTF[0:2]}
15:8	Маалымат байты 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Маалымат байты 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Маалымат байты 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Маалымат байты 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Маалымат байты 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Маалымат байты 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Маалымат байты 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Маалымат байты 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Маалымат байты 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Маалымат байты 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Маалымат байты 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Маалымат байты 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Маалымат байты 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Маалымат байты 15: Static_Metadata_Descriptor	ак_чекит_x, LSB
127:120	Маалымат байты 16: Static_Metadata_Descriptor	ак_чекит_x, MSB
135:128	Маалымат байты 17: Static_Metadata_Descriptor	ак_чекит_y, LSB
143:136	Маалымат байты 18: Static_Metadata_Descriptor	ак_чекит_y, MSB
151:144	Маалымат байты 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB

159:152	Маалымат байты 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Маалымат байты 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Маалымат байты 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Маалымат байты 23: Static_Metadata_Descriptor	Мазмундун максималдуу жарык деңгээли, LSB
191:184	Маалымат байты 24: Static_Metadata_Descriptor	Максималдуу мазмундун жарык деңгээли, MSB
199:192	Маалымат байты 25: Static_Metadata_Descriptor	Максималдуу кадр-орточо жарык деңгээли, LSB
207:200	Маалымат байты 26: Static_Metadata_Descriptor	Максималдуу кадр-орточо жарык деңгээли, MSB
215:208	Резервге коюлган
223:216	Резервге коюлган

HDR киргизүүнү жана чыпкалоону өчүрүү
HDR кыстарууну жана чыпкасын өчүрүү сизге RX-TX Retransmit дизайнында эч кандай өзгөртүүсүз эле баштапкы жардамчы агымда жеткиликтүү болгон HDR мазмунунун кайра жөнөтүлүшүн текшерүүгө мүмкүндүк берет.ample.
HDR InfoFrame киргизүүнү жана чыпкалоону өчүрүү үчүн:

block_ext_hdr_infoframe'ди rxtx_link.v ичинде 1'b0 кылып коюңуз file HDR InfoFrameдин жардамчы агымдан чыпкаланышына жол бербөө үчүн.
altera_hdmi_aux_hdr.v ичиндеги avalon_st_multiplexer инстанциясынын multiplexer_in0_valid коюңуз file Көмөкчү пакет генераторунун TX көмөкчү агымына кошумча HDR InfoFrame түзүшүнө жана киргизүүсүнө жол бербөө үчүн 1'b0 чейин.

2.7. Дизайн программалык камсыздоо агымы
Дизайндын негизги программалык агымында Nios II процессору TI кайра драйвер жөндөөлөрүн конфигурациялайт жана TX жана RX жолдорун кубаттоо менен инициализациялайт.
Сүрөт 12. main.c скриптиндеги программалык камсыздоонун агымы
Программа чөгүп кетүү жана булак өзгөрүүлөрүн көзөмөлдөө жана өзгөрүүлөргө реакция кылуу үчүн while циклин аткарат. Программа TX реконфигурациясын, TX шилтемесин үйрөтүп, видеону өткөрүп башташы мүмкүн.
13-сүрөт. TX Path Initialization Flowchart Initialize TX Path14-сүрөт. RX Path Initialization Flowchart15-сүрөт. TX кайра конфигурациялоо жана шилтемени окутуу процессинин схемасы16-сүрөт. Link Training LTS:3 Процесс атайын FRL Rate FlowchartСүрөт 17. HDMI TX Video өткөрүү схемасы2.8. Дизайнды ар кандай FRL баалары менен иштетүү
Сиз дизайныңызды тышкы раковинанын демейки FRL курсунан башка ар кандай FRL ченинде иштетсеңиз болот.
Дизайнды ар кандай FRL ченинде иштетүү үчүн:

Борттогу user_dipsw0 которгучун ON абалына которуңуз.
Nios II буйрук кабыгын ачып, андан кийин nios2-terminal териңиз
Төмөнкү буйруктарды киргизип, аткаруу үчүн Enter баскычын басыңыз.

Command	Description
h	Жардам менюсун көрсөтүү.
r0	RX максималдуу FRL мүмкүнчүлүгүн FRL ченине 0 жаңыртыңыз (TMDS гана).
r1	RX максималдуу FRL мүмкүнчүлүгүн FRL 1 ылдамдыгына (3 Гбит/сек) жаңыртыңыз.
r2	RX максималдуу FRL мүмкүнчүлүгүн FRL ылдамдыгы 2ге жаңыртыңыз (6 Гбит/сек, 3 тилке).
r3	RX максималдуу FRL мүмкүнчүлүгүн FRL ылдамдыгы 3ге жаңыртыңыз (6 Гбит/сек, 4 тилке).
r4	RX максималдуу FRL мүмкүнчүлүгүн FRL 4 ылдамдыгына (8 Гбит/сек) жаңыртыңыз.
r5	RX максималдуу FRL мүмкүнчүлүгүн FRL 5 ылдамдыгына (10 Гбит/сек) жаңыртыңыз.
r6	RX максималдуу FRL мүмкүнчүлүгүн FRL 6 ылдамдыгына (12 Гбит/сек) жаңыртыңыз.
t1	TX шилтеме ылдамдыгын FRL 1 ылдамдыгына (3 Гбит/сек) конфигурациялайт.
t2	TX шилтеме ылдамдыгын FRL 2 ылдамдыгына конфигурациялайт (6 Гбит/сек, 3 тилке).
t3	TX шилтеме ылдамдыгын FRL 3 ылдамдыгына конфигурациялайт (6 Гбит/сек, 4 тилке).
t4	TX шилтеме ылдамдыгын FRL 4 ылдамдыгына (8 Гбит/сек) конфигурациялайт.
t5	TX шилтеме ылдамдыгын FRL 5 ылдамдыгына (10 Гбит/сек) конфигурациялайт.
t6	TX шилтеме ылдамдыгын FRL 6 ылдамдыгына (12 Гбит/сек) конфигурациялайт.

2.9. Саат схемасы
Сааттын схемасы HDMI Intel FPGA IP дизайнындагы саат домендерин сүрөттөйтample.
Сүрөт 18. HDMI 2.1 Дизайн Example Clocking SchemeТаблица 15. Саат схемасы сигналдары

Саат	Дизайндагы сигналдын аты	Description
Башкаруу сааты	mgmt_clk	Бул компоненттер үчүн акысыз иштеген 100 МГц саат: • Кайра конфигурациялоо үчүн Avalon-MM интерфейстери — Жыштык диапазонунун талабы 100–125 МГц ортосунда. • Трансиверди баштапкы абалга келтирүү ырааттуулугу үчүн PHY кайра орнотуу контроллери — Жыштык диапазонуна талап 1–500 МГц ортосунда. • IOPLL кайра конфигурациялоо — Максималдуу тактык жыштыгы 100 МГц. • RX кайра конфигурациялоону башкаруу • TX кайра конфигурациялоону башкаруу • CPU • I2C Master
I2C сааты	i2c_clk	I100C кулун, чыгаруу буферлерин, SCDC регистрлерин жана HDMI RX өзөгүндөгү шилтемени үйрөтүү процессин жана EDID RAMды сааттай турган 2 МГц саат киргизүү.
TX PLL маалымдама сааты 0	tx_tmds_clk	TX PLL үчүн маалымдама саат 0. Сааттын жыштыгы HDMI TX TMDS саат каналынан күтүлгөн TMDS саат жыштыгы менен бирдей. Бул маалымдама саат TMDS режиминде колдонулат. Бул HDMI дизайны үчүн эксample, бул саат көрсөтүү максатында RX TMDS саатына туташтырылган. Тиркемеңизде життердин жакшыраак иштеши үчүн программалануучу осциллятордон TMDS саат жыштыгы менен атайын саатты беришиңиз керек.

		Эскертүү: Transceiver RX пинди TX PLL маалымдама сааты катары колдонбоңуз. Эгерде сиз HDMI TX refclk RX пинине жайгаштырсаңыз, дизайныңыз туура келбейт.
TX PLL маалымдама сааты 1	txfpll_refclk1/ rxphy_cdr_refclk1	TX PLL жана RX CDR үчүн маалымдама сааты, ошондой эле vid_clk үчүн IOPLL. саат жыштыгы 100 MHz болуп саналат.
TX PLL сериялык саат	tx_bonding_clocks	TX PLL тарабынан түзүлгөн сериялык ылдам саат. Сааттын жыштыгы маалымат ылдамдыгына жараша коюлат.
TX Transceiver саатын өчүрүү	tx_clk	Трансиверден саатты өчүрүү калыбына келтирилди жана жыштык маалымат ылдамдыгына жана сааттын символдоруна жараша өзгөрөт. TX трансиверинин саатынын чыгуу жыштыгы = Transceiver маалымат ылдамдыгы/ Transceiver туурасы Бул HDMI дизайны үчүн эксample, 0-каналдан чыккан TX transceiver сааты TX трансиверинин негизги киришин (tx_coreclkin), шилтеме ылдамдыгынын IOPLL (pll_hdmi) маалымдама саатын жана видео жана FRL IOPLL (pll_vid_frl) маалымдама саатын сааттайт.
Видео саат	tx_vid_clk/rx_vid_clk	TX жана RX ядросуна видео саат. Саат 225 МГц белгиленген жыштыкта иштейт.
TX/RX FRL сааты	tx_frl_clk/rx_frl_clk	TX жана RX өзөгү үчүн FRL сааты.
RX TMDS сааты	rx_tmds_clk	HDMI RX туташтыргычынан TMDS саат каналы жана CDR шилтеме сааты 0 үчүн маалымдама саатын түзүү үчүн IOPLLге туташат. Өзөк бул саатты TMDS режиминде болгондо колдонот.
RX CDR маалымдама сааты 0	rxphy_cdr_refclk0	RX CDRге 0 маалымдама сааты. Бул саат RX TMDS саатынан алынган. RX TMDS саат жыштыгы 25 МГцден 340 МГцге чейин, ал эми RX CDR минималдуу маалымдама тактык жыштыгы 50 МГц. IOPLL 5 МГцтен 25 МГцге чейинки TMDS сааты үчүн 50 тактык жыштыгын жана 50 МГц – 340 МГц ортосундагы TMDS сааты үчүн бирдей тактык жыштыгын түзүү үчүн колдонулат.
RX Transceiver саатын өчүрүү	rx_clk	Трансиверден калыбына келтирилген саат жана жыштык маалымат ылдамдыгына жана трансивердин туурасына жараша өзгөрөт. RX трансиверинин сааттын чыгуу жыштыгы = Transceiver маалымат ылдамдыгы/ Transceiver туурасы Бул HDMI дизайны үчүн эксample, 1-каналдан чыккан RX трансиверинин сааты RX трансиверинин негизги киргизүү (rx_coreclkin) жана FRL IOPLL (pll_frl) маалымдама саатын сааттайт.

2.10. Интерфейс сигналдары
Таблицаларда HDMI дизайны үчүн сигналдар келтирилгенampFRL иштетилген менен.
Таблица 16. Жогорку деңгээлдеги сигналдар

Сигнал	Багыт	Туурасы	Description
Борттогу осциллятордун сигналы
clk_fpga_b3_p	Киргизүү	1	Негизги маалымдама сааты үчүн 100 МГц бош саат.
refclk4_p	Киргизүү	1	Трансивердин шилтеме сааты үчүн 100 МГц бош саат.

Колдонуучунун баскычтары жана диоддору
user_pb	Киргизүү	3	HDMI Intel FPGA IP дизайн функциясын башкаруу үчүн баскычты басыңыз.
cpu_resetn	Киргизүү	1	Глобалдык баштапкы абалга келтирүү.
user_led_g	Чыгуу	8	Жашыл LED дисплей. кайрылыңыз Аппараттык камсыздоону орнотуу LED функциялары жөнүндө көбүрөөк маалымат алуу үчүн 48-бетте.
user_dipsw	Киргизүү	1	Колдонуучу аныктаган DIP алмаштыргыч. кайрылыңыз Аппараттык камсыздоону орнотуу DIP которуштуруу функциялары жөнүндө көбүрөөк маалымат алуу үчүн 48-бетте.

FMC портунда HDMI FMC Daughter Card Pins B
fmcb_gbtclk_m2c_p_0	Киргизүү	1	HDMI RX TMDS сааты.
fmcb_dp_m2c_p	Киргизүү	4	HDMI RX сааты, кызыл, жашыл жана көк маалымат каналдары.
fmcb_dp_c2m_p	Чыгуу	4	HDMI TX сааты, кызыл, жашыл жана көк маалымат каналдары.
fmcb_la_rx_p_9	Киргизүү	1	HDMI RX +5V кубаттуулукту аныктоо.
fmcb_la_rx_p_8	Чыгуу	1	HDMI RX ысык плагинди аныктоо.
fmcb_la_rx_n_8	Киргизүү	1	DDC жана SCDC үчүн HDMI RX I2C SDA.
fmcb_la_tx_p_10	Киргизүү	1	DDC жана SCDC үчүн HDMI RX I2C SCL.
fmcb_la_tx_p_12	Киргизүү	1	HDMI TX ысык плагинди аныктоо.
fmcb_la_tx_n_12	Киргизүү	1	DDC жана SCDC үчүн HDMI I2C SDA.
fmcb_la_rx_p_10	Киргизүү	1	DDC жана SCDC үчүн HDMI I2C SCL.
fmcb_la_tx_n_9	Киргизүү	1	Redriver башкаруу үчүн HDMI I2C SDA.
fmcb_la_rx_p_11	Киргизүү	1	Кайра драйверди башкаруу үчүн HDMI I2C SCL.
fmcb_la_tx_n_13	Чыгуу	1	HDMI TX +5V Эскертүү: Качан гана жеткиликтүү Bitec HDMI Daughter Card Revision 9 тандалган.

Таблица 17. HDMI RX Жогорку деңгээлдеги сигналдар

Сигнал	Багыт	Туурасы	Description
Саат жана баштапкы абалга келтирүү сигналдары
mgmt_clk	Киргизүү	1	Системалык саат киргизүү (100 МГц).
баштапкы абалга келтирүү	Киргизүү	1	Системаны баштапкы абалга келтирүү киргизүү.
rx_tmds_clk	Киргизүү	1	HDMI RX TMDS сааты.
i2c_clk	Киргизүү	1	DDC жана SCDC интерфейси үчүн саат киргизүү.

Саат жана баштапкы абалга келтирүү сигналдары
rxphy_cdr_refclk1	Киргизүү	1	RX CDR маалымдама сааты үчүн саат киргизүү 1. Сааттык жыштыгы 100 МГц.
rx_vid_clk	Чыгуу	1	Видео саат чыгаруу.
sys_init	Чыгуу	1	Системаны кубаттоо менен баштапкы абалга келтирүү үчүн системаны инициализациялоо.

RX Transceiver жана IOPLL сигналдары
rxpll_tmds_locked	Чыгуу	1	TMDS сааты IOPLL кулпуланганын көрсөтөт.
rxpll_frl_locked	Чыгуу	1	FRL сааты IOPLL кулпуланганын көрсөтөт.
rxphy_serial_data	Киргизүү	4	RX Native PHYге HDMI сериялык берилиштери.
rxphy_ready	Чыгуу	1	RX Native PHY даяр экенин көрсөтөт.
rxphy_cal_busy_raw	Чыгуу	4	RX Native PHY калибрлөө трансивер арбитрине бош эмес.
rxphy_cal_busy_gated	Киргизүү	4	Трансивер арбитринен RX Native PHYге калибрлөө бош эмес сигналы.
rxphy_rcfg_slave_write	Киргизүү	4	Трансиверди кайра конфигурациялоо RX Native PHYден кабыл алуучу арбитерге чейин Avalon эстутум картасына түшүрүлгөн интерфейс.
rxphy_rcfg_slave_read	Киргизүү	4
rxphy_rcfg_slave_address	Киргизүү	40
rxphy_rcfg_slave_writedata	Киргизүү	128
rxphy_rcfg_slave_readdata	Чыгуу	128
rxphy_rcfg_slave_waitrequest	Чыгуу	4

RX кайра конфигурациялоо башкаруу
rxphy_rcfg_busy	Чыгуу	1	RX кайра конфигурациясынын бош эмес сигналы.
rx_tmds_freq	Чыгуу	24	HDMI RX TMDS саат жыштыгын өлчөө (10 мс менен).
rx_tmds_freq_valid	Чыгуу	1	RX TMDS саат жыштыгын өлчөө жарактуу экенин көрсөтөт.
rxphy_os	Чыгуу	1	Oversampлинг фактору: •0: 1x ашыкчаampлинг • 1: 5× ашыкчаampлинг
rxphy_rcfg_master_write	Чыгуу	1	RX реконфигурациясын башкаруу Avalon эстутум картасына орнотулган интерфейс.
rxphy_rcfg_master_read	Чыгуу	1
rxphy_rcfg_master_address	Чыгуу	12
rxphy_rcfg_master_writedata	Чыгуу	32
rxphy_rcfg_master_readdata	Киргизүү	32
rxphy_rcfg_master_waitrequest	Киргизүү	1

HDMI RX негизги сигналдары
rx_vid_clk_locked	Киргизүү	1	vid_clk туруктуу экенин көрсөтөт.
rxcore_frl_rate	Чыгуу	4	RX өзөгү иштеп жаткан FRL ылдамдыгын көрсөтөт. • 0: Эски режим (TMDS) • 1: 3 Гбит/сек 3 тилке • 2: 6 Гбит/сек 4 тилке • 3: 6 Гбит/сек 4 тилке • 4: 8 Гбит/сек 4 тилке • 5: 10 Гбит/сек 4 тилке • 6: 12 Гбит/сек 4 тилке • 7-15: Резервдик
rxcore_frl_locked	Чыгуу	4	Ар бир бит FRL кулпусуна жеткен белгилүү бир тилкени көрсөтөт. RX өзөгү тегиздөө, кыйшаюусу жана тилкенин кулпусун ийгиликтүү аткарганда FRL кулпуланат. • 3 тилкелүү режимде тилке кулпусу RX өзөгү Scrambler Reset (SR) же Start-Super-Block (SSB) ар бир 680 FRL символ мезгили үчүн кеминде 3 жолу кабыл алганда жетишилет. • 4 тилкелүү режимде тилке кулпусу RX өзөгү Scrambler Reset (SR) же Start-Super-Block (SSB) ар бир 510 FRL символ мезгили үчүн кеминде 3 жолу кабыл алганда жетишилет.
rxcore_frl_ffe_levels	Чыгуу	4	RX өзөгүндөгү SCDC 0x31 регистр битинде [7:4] FFE_level битине туура келет.
rxcore_frl_flt_ready	Киргизүү	1	RX шилтемени окутуу процессин баштоого даяр экенин көрсөтүү үчүн ырастайт. Бекитилгенде, SCDC регистриндеги FLT_ready бит 0x40 бит 6 да ырасталат.
rxcore_frl_src_test_config	Киргизүү	8	Булак сыноо конфигурацияларын белгилейт. Маани SCDC 0x35 регистриндеги SCDC Test Configuration реестрине жазылган.
rxcore_tbcr	Чыгуу	1	TMDS биттин саатка карата катышын көрсөтөт; SCDC регистриндеги TMDS_Bit_Clock_Ratio регистрине 0x20 бит 1 туура келет. • HDMI 2.0 режиминде иштеп жатканда, бул бит ырасталат. TMDS битинин саатка карата 40:1 катышын көрсөтөт. • HDMI 1.4b менен иштеп жатканда, бул бит ырасталган эмес. TMDS битинин саатка карата 10:1 катышын көрсөтөт. • Бул бит FRL режими үчүн колдонулбайт.
rxcore_scrambler_enable	Чыгуу	1	Кабыл алынган маалыматтардын шифрленгендигин көрсөтөт; SCDC регистриндеги Scrambling_Enable талаасына туура келет 0x20 бит 0.
rxcore_audio_de	Чыгуу	1	HDMI RX негизги аудио интерфейстери караңыз Раковинанын интерфейстери бөлүмүндө HDMI Intel FPGA IP Колдонуучу колдонмосу көбүрөөк маалымат алуу үчүн.
rxcore_audio_data	Чыгуу	256
rxcore_audio_info_ai	Чыгуу	48

rxcore_audio_N	Чыгуу	20
rxcore_audio_CTS	Чыгуу	20
rxcore_audio_metatadata	Чыгуу	165
rxcore_audio_format	Чыгуу	5
rxcore_aux_pkt_data	Чыгуу	72	HDMI RX негизги көмөкчү интерфейстери караңыз Раковинанын интерфейстери бөлүмүндө HDMI Intel FPGA IP Колдонуучу колдонмосу көбүрөөк маалымат алуу үчүн.
rxcore_aux_pkt_addr	Чыгуу	6
rxcore_aux_pkt_wr	Чыгуу	1
rxcore_aux_data	Чыгуу	72
rxcore_aux_sop	Чыгуу	1
rxcore_aux_eop	Чыгуу	1
rxcore_aux_valid	Чыгуу	1
rxcore_aux_error	Чыгуу	1
rxcore_gcp	Чыгуу	6	HDMI RX негизги каптал тилкеси сигналдары караңыз Раковинанын интерфейстери бөлүмүндө HDMI Intel FPGA IP Колдонуучу колдонмосу көбүрөөк маалымат алуу үчүн.
rxcore_info_avi	Чыгуу	123
rxcore_info_vsi	Чыгуу	61
rxcore_locked	Чыгуу	1	HDMI RX негизги видео порттору Он эмес = саатына пиксел караңыз Раковинанын интерфейстери бөлүмүндө HDMI Intel FPGA IP Колдонуучу колдонмосу көбүрөөк маалымат алуу үчүн.
rxcore_vid_data	Чыгуу	N*48
rxcore_vid_vsync	Чыгуу	N
rxcore_vid_hsync	Чыгуу	N
rxcore_vid_de	Чыгуу	N
rxcore_vid_valid	Чыгуу	1
rxcore_vid_lock	Чыгуу	1
rxcore_mode	Чыгуу	1	HDMI RX негизги башкаруу жана статус порттору. Он эмес = саатына символдор караңыз Раковинанын интерфейстери бөлүмүндө HDMI Intel FPGA IP Колдонуучу колдонмосу көбүрөөк маалымат алуу үчүн.
rxcore_ctrl	Чыгуу	N*6
rxcore_color_depth_sync	Чыгуу	2
hdmi_5v_detect	Киргизүү	1	HDMI RX 5V аныктоо жана hotplug аныктоо. караңыз Раковинанын интерфейстери бөлүмүндө HDMI Intel FPGA IP Колдонуучу колдонмосу көбүрөөк маалымат алуу үчүн.
hdmi_rx_hpd	Чыгуу	1
rx_hpd_trigger	Киргизүү	1

I2C Сигналдары
hdmi_rx_i2c_sda	Киргизүү	1	HDMI RX DDC жана SCDC интерфейси.
hdmi_rx_i2c_scl	Киргизүү	1	HDMI RX DDC жана SCDC интерфейси.

RX EDID RAM сигналдары
edid_ram_access	Киргизүү	1	HDMI RX EDID RAM кирүү интерфейси.

edid_ram_address	Киргизүү	8	EDID оперативдик эс тутумунан жазгыңыз же окугуңуз келгенде edid_ram_access ырастаңыз, антпесе бул сигнал төмөн болушу керек. Сиз edid_ram_access ырастаганыңызда, hotplug сигналы EDID RAMга жазууга же окууга уруксат берүү үчүн десерттелет. EDID RAM жетүү аяктагандан кийин, сиз edid_ram_assess жана hotplug сигналын ырасташыңыз керек. Булак жаңы EDIDди күйгүзүү сигналынын өчүрүлүшүнө байланыштуу окуйт.
edid_ram_write	Киргизүү	1
edid_ram_read	Киргизүү	1
edid_ram_readdata	Чыгуу	8
edid_ram_writedata	Киргизүү	8
edid_ram_waitrequest	Чыгуу	1

Таблица 18.HDMI TX жогорку деңгээлдеги сигналдар

Сигнал	Багыт	Туурасы	Description
Саат жана баштапкы абалга келтирүү сигналдары
mgmt_clk	Киргизүү	1	Системалык саат киргизүү (100 МГц).
баштапкы абалга келтирүү	Киргизүү	1	Системаны баштапкы абалга келтирүү киргизүү.
tx_tmds_clk	Киргизүү	1	HDMI RX TMDS сааты.
txfpll_refclk1	Киргизүү	1	TX PLL маалымдама сааты үчүн саат киргизүү 1. Сааттык жыштыгы 100 МГц.
tx_vid_clk	Чыгуу	1	Видео саат чыгаруу.
tx_frl_clk	Чыгуу	1	FRL саатынын чыгышы.
sys_init	Киргизүү	1	Системаны кубаттоо менен баштапкы абалга келтирүү үчүн системаны инициализациялоо.
tx_init_done	Киргизүү	1	TX реконфигурациясын башкаруу блогун жана трансиверди кайра конфигурациялоо интерфейсин баштапкы абалга келтирүү үчүн TX инициализациясы.

TX Transceiver жана IOPLL сигналдары

txpll_frl_locked

Чыгуу

Шилтеменин ылдамдыгы саатын жана FRL саатынын IOPLL кулпуланганын көрсөтөт.

txfpll_locked

Чыгуу

TX PLL кулпуланганын көрсөтөт.

txphy_serial_data

Чыгуу

TX Native PHYден HDMI сериялык берилиштери.

txphy_ready

Чыгуу

TX Native PHY даяр экенин көрсөтөт.

txphy_cal_busy

Чыгуу

TX Native PHY калибрлөө бош эмес сигналы.

txphy_cal_busy_raw

Чыгуу

Трансивер арбитрине калибрлөө бош эмес сигналы.

txphy_cal_busy_gated

Киргизүү

TX Native PHYге кабыл алуучу арбитрден калибрлөө бош эмес сигналы.

txphy_rcfg_busy

Чыгуу

TX PHY реконфигурациясы жүрүп жатканын көрсөтөт.

txphy_rcfg_slave_write

Киргизүү

Трансиверди кайра конфигурациялоо Avalon эстутум картасына түшүрүлгөн интерфейси TX Native PHYден кабыл алуучу арбитерге чейин.

txphy_rcfg_slave_read

Киргизүү

txphy_rcfg_slave_address

Киргизүү

txphy_rcfg_slave_writedata	Киргизүү	128
txphy_rcfg_slave_readdata	Чыгуу	128
txphy_rcfg_slave_waitrequest	Чыгуу	4

TX кайра конфигурациялоо башкаруу
tx_tmds_freq	Киргизүү	24	HDMI TX TMDS саат жыштыгынын мааниси (10 мс менен).
tx_os	Чыгуу	2	Oversampлинг фактору: • 0: 1x ашыкчаampлинг •1: 2× ашыкчаampлинг •2: 8x ашыкчаampлинг
txphy_rcfg_master_write	Чыгуу	1	TX кайра конфигурациялоону башкаруу Avalon эстутумга түшүрүлгөн интерфейси трансивер арбитрине.
txphy_rcfg_master_read	Чыгуу	1
txphy_rcfg_master_address	Чыгуу	12
txphy_rcfg_master_writedata	Чыгуу	32
txphy_rcfg_master_readdata	Киргизүү	32
txphy_rcfg_master_waitrequest	Киргизүү	1
tx_reconfig_done	Чыгуу	1	TX кайра конфигурациялоо процесси аяктаганын көрсөтөт.

HDMI TX негизги сигналдары
tx_vid_clk_locked	Киргизүү	1	vid_clk туруктуу экенин көрсөтөт.
txcore_ctrl	Киргизүү	N*6	HDMI TX негизги башкаруу интерфейстери. Он эмес = саатына пиксел караңыз Source Interfaces бөлүмүндө HDMI Intel FPGA IP Колдонуучу колдонмосу көбүрөөк маалымат алуу үчүн.
txcore_mode	Киргизүү	1
txcore_audio_de	Киргизүү	1	HDMI TX негизги аудио интерфейстери. караңыз Source Interfaces бөлүмүндө HDMI Intel FPGA IP Колдонуучу колдонмосу көбүрөөк маалымат алуу үчүн.
txcore_audio_mute	Киргизүү	1
txcore_audio_data	Киргизүү	256
txcore_audio_info_ai	Киргизүү	49
txcore_audio_N	Киргизүү	20
txcore_audio_CTS	Киргизүү	20
txcore_audio_metadata	Киргизүү	166
txcore_audio_format	Киргизүү	5
txcore_aux_ready	Чыгуу	1	HDMI TX негизги көмөкчү интерфейстери. караңыз Source Interfaces бөлүмүндө HDMI Intel FPGA IP Колдонуучу колдонмосу көбүрөөк маалымат алуу үчүн.
txcore_aux_data	Киргизүү	72
txcore_aux_sop	Киргизүү	1
txcore_aux_eop	Киргизүү	1

txcore_aux_valid	Киргизүү	1
txcore_gcp	Киргизүү	6	HDMI TX негизги каптал тилкеси сигналдары. караңыз Source Interfaces бөлүмүндө HDMI Intel FPGA IP Колдонуучу колдонмосу көбүрөөк маалымат алуу үчүн.
txcore_info_avi	Киргизүү	123
txcore_info_vsi	Киргизүү	62
txcore_i2c_master_write	Киргизүү	1	TX I2C мастери Avalon эс тутумуна ылайыкташтырылган интерфейси TX өзөгүнүн ичиндеги I2C мастерине. Эскертүү: Бул сигналдар сиз күйгүзгөндө гана жеткиликтүү болот I2C кирет параметр.
txcore_i2c_master_read	Киргизүү	1
txcore_i2c_master_address	Киргизүү	4
txcore_i2c_master_writedata	Киргизүү	32
txcore_i2c_master_readdata	Чыгуу	32
txcore_vid_data	Киргизүү	N*48	HDMI TX негизги видео порттору. Он эмес = саатына пикселдерRef үчүн Source Interfaces бөлүмүндө HDMI Intel FPGA IP Колдонуучу колдонмосу көбүрөөк маалымат алуу үчүн.
txcore_vid_vsync	Киргизүү	N
txcore_vid_hsync	Киргизүү	N
txcore_vid_de	Киргизүү	N
txcore_vid_ready	Чыгуу	1
txcore_vid_overflow	Чыгуу	1
txcore_vid_valid	Киргизүү	1
txcore_frl_rate	Киргизүү	4	SCDC регистр интерфейстери.
txcore_frl_pattern	Киргизүү	16
txcore_frl_start	Киргизүү	1
txcore_scrambler_enable	Киргизүү	1
txcore_tbcr	Киргизүү	1

I2C Сигналдары
nios_tx_i2c_sda_in	Чыгуу	1	Nios II процессорунан чыгуу буферине чейин SCDC жана DDC үчүн TX I2C Master интерфейси. Эскертүү: Эгер сиз күйгүзсөңүз I2C кирет параметр, бул сигналдар TX өзөгүнүн ичине жайгаштырылат жана бул деңгээлде көрүнбөйт.
nios_tx_i2c_scl_in	Чыгуу	1
nios_tx_i2c_sda_oe	Киргизүү	1
nios_tx_i2c_scl_oe	Киргизүү	1
nios_ti_i2c_sda_in	Чыгуу	1	Bitec HDMI 2 FMC кыз картасында TI кайра драйверин башкаруу үчүн Nios II процессорунан чыгуу буферине чейин TX I2.1C Master интерфейси.
nios_ti_i2c_scl_in	Чыгуу	1
nios_ti_i2c_sda_oe	Киргизүү	1
nios_ti_i2c_scl_oe	Киргизүү	1
hdmi_tx_i2c_sda	Киргизүү	1	SCDC жана DDC интерфейстери үчүн TX I2C интерфейстери чыгыш буферинен HDMI TX туташтыргычына чейин.
hdmi_tx_i2c_scl	Киргизүү	1
hdmi_tx_ti_i2c_sda	Киргизүү	1	TX I2C чыгуу буферинен Bitec HDMI 2.1 FMC кыз картасындагы TI кайра драйверине чейин интерфейстер.
hdmi_tx_ti_i2c_scl	Киргизүү	1

tx_hpd_req	Чыгуу	1	HDMI TX hotplug интерфейстерди аныктайт.
hdmi_tx_hpd_n	Киргизүү	1	HDMI TX hotplug интерфейстерди аныктайт.

Таблица 19. Transceiver Arbiter сигналдары

Сигнал	Багыт	Туурасы	Description
clk	Киргизүү	1	Кайра конфигурациялоо сааты. Бул саат бир саатты кайра конфигурациялоону башкаруу блоктору менен бөлүшүүгө тийиш.
баштапкы абалга келтирүү	Киргизүү	1	Сигнал калыбына келтирүү. Бул баштапкы абалга келтирүү кайра конфигурациялоону башкаруу блоктору менен бирдей баштапкы абалга келтирүүнү бөлүшүшү керек.
rx_rcfg_en	Киргизүү	1	RX кайра конфигурациясын иштетүү сигналы.
tx_rcfg_en	Киргизүү	1	TX кайра конфигурациясын иштетүү сигналы.
rx_rcfg_ch	Киргизүү	2	RX өзөгүндө кайсы канал кайра конфигурацияланарын көрсөтөт. Бул сигнал ар дайым бекем болушу керек.
tx_rcfg_ch	Киргизүү	2	TX өзөгүндө кайсы канал кайра конфигурацияланарын көрсөтөт. Бул сигнал ар дайым бекем болушу керек.
rx_reconfig_mgmt_write	Киргизүү	1	Кайра конфигурациялоо RX кайра конфигурациялоо башкаруусунан Avalon эс тутумуна түшүрүлгөн интерфейстер.
rx_reconfig_mgmt_read	Киргизүү	1
rx_reconfig_mgmt_address	Киргизүү	10
rx_reconfig_mgmt_writedata	Киргизүү	32
rx_reconfig_mgmt_readdata	Чыгуу	32
rx_reconfig_mgmt_waitrequest	Чыгуу	1
tx_reconfig_mgmt_write	Киргизүү	1	Кайра конфигурациялоо TX кайра конфигурациялоо башкаруусунан Avalon эстутум картасына түшүрүлгөн интерфейстер.
tx_reconfig_mgmt_read	Киргизүү	1
tx_reconfig_mgmt_address	Киргизүү	10
tx_reconfig_mgmt_writedata	Киргизүү	32
tx_reconfig_mgmt_readdata	Чыгуу	32
tx_reconfig_mgmt_waitrequest	Чыгуу	1
reconfig_write	Чыгуу	1	Кайра конфигурациялоо Avalon эстутумга түшүрүлгөн интерфейстерди трансиверге.
reconfig_read	Чыгуу	1
кайра конфигурациялоо_дареги	Чыгуу	10
reconfig_writedata	Чыгуу	32
rx_reconfig_readdata	Киргизүү	32
rx_reconfig_waitrequest	Киргизүү	1
tx_reconfig_readdata	Киргизүү	1
tx_reconfig_waitrequest	Киргизүү	1

rx_cal_busy	Киргизүү	1	RX трансиверинен калибрлөө абалынын сигналы.
tx_cal_busy	Киргизүү	1	TX трансиверинен калибрлөө абалынын сигналы.
rx_reconfig_cal_busy	Чыгуу	1	RX трансиверине калибрлөө абалынын сигналы PHY баштапкы абалга келтирилген башкаруу.
tx_reconfig_cal_busy	Чыгуу	1	Калибрлөө абалынын сигналы TX трансиверинен PHY баштапкы абалга келтирүүнү башкаруу.

Таблица 20. RX-TX шилтемеси сигналдары

Сигнал	Багыт	Туурасы	Description
vid_clk	Киргизүү	1	HDMI видео сааты.
rx_vid_lock	Киргизүү	3	HDMI RX видео кулпу абалын көрсөтөт.
rx_vid_valid	Киргизүү	1	HDMI RX видео интерфейстери.
rx_vid_de	Киргизүү	N
rx_vid_hsync	Киргизүү	N
rx_vid_vsync	Киргизүү	N
rx_vid_data	Киргизүү	N*48
rx_aux_eop	Киргизүү	1	HDMI RX көмөкчү интерфейстери.
rx_aux_sop	Киргизүү	1
rx_aux_valid	Киргизүү	1
rx_aux_data	Киргизүү	72
tx_vid_de	Чыгуу	N	HDMI TX видео интерфейстери. Он эмес = саатына пиксел
tx_vid_hsync	Чыгуу	N
tx_vid_vsync	Чыгуу	N
tx_vid_data	Чыгуу	N48*
tx_vid_valid	Чыгуу	1
tx_vid_ready	Киргизүү	1
tx_aux_eop	Чыгуу	1	HDMI TX көмөкчү интерфейстери.
tx_aux_sop	Чыгуу	1
tx_aux_valid	Чыгуу	1
tx_aux_data	Чыгуу	72
tx_aux_ready	Киргизүү	1

Таблица 21. Платформанын конструктор системасынын сигналдары

Сигнал	Багыт	Туурасы	Description
cpu_clk_in_clk_clk	Киргизүү	1	CPU сааты.
cpu_rst_in_reset_reset	Киргизүү	1	CPU баштапкы абалга келтирилди.

edid_ram_slave_translator_avalon_anti_slave_0_дареги	Чыгуу	8	EDID RAM кирүү интерфейстери.
edid_ram_slave_translator_avalon_anti_slave_0_write	Чыгуу	1
edid_ram_slave_translator_avalon_anti_slave_0_окуу	Чыгуу	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	Киргизүү	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	Чыгуу	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	Киргизүү	1
hdmi_i2c_master_i2c_serial_sda_in	Киргизүү	1	I2C Master интерфейстери Nios II процессорунан DDC жана SCDC башкаруу үчүн чыгуу буферине чейин.
hdmi_i2c_master_i2c_serial_scl_in	Киргизүү	1
hdmi_i2c_master_i2c_serial_sda_oe	Чыгуу	1
hdmi_i2c_master_i2c_serial_scl_oe	Чыгуу	1
redriver_i2c_master_i2c_serial_sda_in	Киргизүү	1	I2C Master интерфейстери Nios II процессорунан TI кайра драйверинин конфигурациясынын чыгуу буферине чейин.
redriver_i2c_master_i2c_serial_scl_in	Киргизүү	1
redriver_i2c_master_i2c_serial_sda_oe	Чыгуу	1
redriver_i2c_master_i2c_serial_scl_oe	Чыгуу	1
pio_in0_external_connection_export	Киргизүү	32	Параллель киргизүү чыгаруу интерфейстери. • Бит 0: EDID өткөрүү режимин башкаруу үчүн user_dipsw сигналына туташтырылган. •1-бит: TX HPD сурамы • 2-бит: TX трансивери даяр •3-бит: TX кайра конфигурациялоо бүттү •4–7-биттер: Резервге коюлган • 8–11 биттери: RX FRL курсу • Bit 12: RX TMDS бит саатынын катышы • 13–16 биттери: RX FRL кулпуланган • 17–20 биттери: RX FFE деңгээли • Bit 21: RX тегиздөө кулпуланган

Сигнал	Багыт	Туурасы	Description
			•22-бит: RX видео кулпусу • 23-бит: SCDC регистрлерин тышкы раковинадан окуу үчүн колдонуучунун 2-баскычы •24–31-биттер: Резервге коюлган
pio_out0_external_connection_export	Чыгуу	32	Параллель киргизүү чыгаруу интерфейстери. •Bit 0: TX HPD ырастоосу •1-бит: TX инициализациясы аткарылды • 2–7 бит: Резервге коюлган • 8–11 биттери: TX FRL курсу •12–27-биттер: TX FRL шилтемесин окутуу үлгүсү • 28-бит: TX FRL башталышы • 29–31 бит: Резервге коюлган
pio_out1_external_connection_export	Чыгуу	32	Параллель киргизүү чыгаруу интерфейстери. • Бит 0: RX EDID RAM мүмкүнчүлүгү • 1-бит: RX FLT даяр • 2–7 бит: Резервге коюлган • 8–15 биттери: RX FRL булагы сыноо конфигурациясы •16–31-биттер: Резервге коюлган

2.1. 1. Дизайн RTL параметрлери
Дизайнды ыңгайлаштыруу үчүн HDMI TX жана RX Top RTL параметрлерин колдонуңузample.
Дизайн параметрлеринин көпчүлүк бөлүгү жеткиликтүү Дизайн Example HDMI Intel FPGA IP параметр редакторунун өтмөгү. Сиз мурдагыдай эле дизайнды өзгөртө аласызampRTL параметрлери аркылуу параметр редакторунда жасаган орнотууларды.
Таблица 22. HDMI RX Жогорку Параметрлери

Параметр	Нарк	Description
SUPPORT_DEEP_COLOR	• 0: терең түс жок • : Кочкул түс	Өзөк терең түс форматтарын коддой аларын аныктайт.
КОЛДОО_ЖАРДАМЧЫ	• 0: AUX жок •1: AUX	Көмөкчү канал коддоосу камтылганын аныктайт.
SYMBOLS_PER_CLOCK	8	Intel Arria 8 түзмөктөрү үчүн саатына 10 символду колдойт.
SUPPORT_AUDIO	• 0: Аудио жок • 1: Аудио	Негизги аудиону коддой аларын аныктайт.

EDID_RAM_ADDR_WIDTH	8 (Демейки маани)	EDID RAM өлчөмүнүн 2 базалык журналы.
BITEC_DAUGHTER_CARD_REV	•0: эч кандай Bitec HDMI кызы картасын багытталган эмес •4: Bitec HDMI кызы картасынын 4-версиясын колдойт •6: Bitec HDMI кыз картасынын версиясын максаттуу 6 • 11: Bitec HDMI кыз картасынын версиясы 11 (демейки)	Колдонулган Bitec HDMI кызы картасын кайра карап чыгууну белгилейт. Ревизияны өзгөрткөндө, дизайн трансивер каналдарын алмаштырып, Bitec HDMI кыз картасынын талаптарына ылайык полярдуулукту тескери алышы мүмкүн. Эгерде сиз BITEC_DAUGHTER_CARD_REV параметрин 0 кылып койсоңуз, дизайн трансивер каналдарына жана полярдуулукка эч кандай өзгөртүүлөрдү киргизбейт.
POLARITY_INVERSION	• 0: Тескери полярдуулук • 1: Уюлдуулукту бурбаңыз	Киргизилген маалыматтардын ар бир битинин маанисин өзгөртүү үчүн бул параметрди 1ге коюңуз. Бул параметрди 1ге коюу 4'b1111 RX трансиверинин rx_polinv портуна дайындайт.

Таблица 23. HDMI TX Жогорку Параметрлери

Параметр	Нарк	Description
USE_FPLL	1	fPLLди TX PLL катары Intel Arria 10 түзмөктөрү үчүн гана колдойт. Бул параметрди ар дайым 1ге коюңуз.
SUPPORT_DEEP_COLOR	•0: Терең түс жок • 1: Коюу түс	Өзөк терең түс форматтарын коддой аларын аныктайт.
КОЛДОО_ЖАРДАМЧЫ	• 0: AUX жок • 1: AUX	Көмөкчү канал коддоосу камтылганын аныктайт.
SYMBOLS_PER_CLOCK	8	Intel Arria 8 түзмөктөрү үчүн саатына 10 символду колдойт.
SUPPORT_AUDIO	• 0: Аудио жок • 1: Аудио	Негизги аудиону коддой аларын аныктайт.
BITEC_DAUGHTER_CARD_REV	• 0: эч кандай Bitec HDMI кызы картасын багытталган эмес • 4: Bitec HDMI кызы картасынын 4-версиясын колдойт • 6: Bitec HDMI кыз картасынын версиясын максаттуу 6 • 11: Bitec HDMI кыз картасынын версиясы 11 (демейки)	Колдонулган Bitec HDMI кызы картасын кайра карап чыгууну белгилейт. Ревизияны өзгөрткөндө, дизайн трансивер каналдарын алмаштырып, Bitec HDMI кыз картасынын талаптарына ылайык полярдуулукту тескери алышы мүмкүн. Эгерде сиз BITEC_DAUGHTER_CARD_REV параметрин 0 кылып койсоңуз, дизайн трансивер каналдарына жана полярдуулукка эч кандай өзгөртүүлөрдү киргизбейт.
POLARITY_INVERSION	• 0: Тескери полярдуулук • 1: Уюлдуулукту бурбаңыз	Киргизилген маалыматтардын ар бир битинин маанисин өзгөртүү үчүн бул параметрди 1ге коюңуз. Бул параметрди 1ге коюу TX трансиверинин tx_polinv портуна 4'b1111ди дайындайт.

2.12. Аппараттык камсыздоону орнотуу
HDMI FRL иштетилген дизайн эксample HDMI 2.1 жөндөмдүү жана стандарттуу HDMI видео агымы үчүн укурук демонстрациясын аткарат.
Аппараттык камсыздоону текшерүү үчүн HDMI иштетилген түзмөктү (мисалы, HDMI интерфейси бар графикалык картаны) HDMI раковинасынын киришине туташтырыңыз. Дизайн HDMI 2.1 же HDMI 2.0/1.4b булагы жана раковинаны да колдойт.

HDMI раковинасы портту стандарттуу видео агымга чечмелейт жана аны саатты калыбына келтирүүчү өзөккө жөнөтөт.
HDMI RX өзөгү DCFIFO аркылуу HDMI TX өзөгүнө параллелдүү кайра илмек үчүн видео, көмөкчү жана аудио маалыматтарды чечмелейт.
FMC кызы картасынын HDMI булак порту сүрөттү мониторго өткөрүп берет.

Эскертүү:
Эгерде сиз башка Intel FPGA иштеп чыгуу тактасын колдонгуңуз келсе, сиз түзмөк дайындоолорун жана пин дайындоолорун өзгөртүшүңүз керек. Transceiver аналогдук жөндөө Intel Arria 10 FPGA өнүктүрүү комплекти жана Bitec HDMI 2.1 кызы картасы үчүн сыналган. Сиз өзүңүздүн тактаңыздын орнотууларын өзгөртө аласыз.
Таблица 24. Борттогу Push Button жана Колдонуучунун LED функциялары

Баскыч/LED	Функция
cpu_resetn	Системаны баштапкы абалга келтирүү үчүн бир жолу басыңыз.
user_dipsw	Өтүү режимин которуштуруу үчүн колдонуучу аныктаган DIP которуштуруу. •OFF (демейки абал) = Өтүп кетүү FPGAдагы HDMI RX EDIDди тышкы раковинадан алат жана аны туташтырылган тышкы булакка берет. • ON = Сиз Nios II терминалынан RX максималдуу FRL ылдамдыгын көзөмөлдөй аласыз. Буйрук RX EDIDди максималдуу FRL курсунун маанисин манипуляциялоо менен өзгөртөт. Ар кандай FRL тарифтерин коюу жөнүндө көбүрөөк маалымат алуу үчүн 33-беттеги Дизайнды ар кандай FRL тарифтеринде иштетүүнү караңыз.
user_pb[0]	HPD сигналын стандарттуу HDMI булагына которуу үчүн бир жолу басыңыз.
user_pb[1]	Резервге коюлган.
user_pb[2]	Bitec HDMI 2.1 FMC кыз картасынын TX туташтырылган раковинадан SCDC регистрлерин окуу үчүн бир жолу басыңыз. Эскертүү: Окууну иштетүү үчүн, программалык камсыздоодо DEBUG_MODE 1 деп коюшуңуз керек.
USER_LED[0]	RX TMDS саат PLL кулпу абалы. •0 = Кулпусу ачылган • 1 = Кулпуланган
USER_LED[1]	RX трансиверинин даяр абалы. •0 = Даяр эмес • 1 = Даяр
USER_LED[2]	RX шилтеме ылдамдыгы сааты PLL, жана RX видео жана FRL саат PLL кулпу абалы. • 0 = RX саатынын бирөө PLL кулпусу ачылган • 1 = RX саат PLLs тең кулпуланган
USER_LED[3]	RX HDMI негизги тегиздөө жана кыйшаюусуз кулпу статусу. • 0 = Кеминде 1 каналдын кулпусу ачылган • 1 = Бардык каналдар кулпуланган
USER_LED[4]	RX HDMI видео кулпу абалы. • 0 = Кулпусу ачылган • 1 = Кулпуланган
USER_LED[5]	TX шилтеме ылдамдыгы сааты PLL, жана TX видео жана FRL саат PLL кулпу абалы. •0 = TX саатынын бирөө PLL кулпусу ачылган • 1 = Эки TX саатынын тең PLLлери кулпуланган
USER_LED[6] USER_LED[7]	TX трансиверинин даяр абалы. • 0 = Даяр эмес • 1 = Даяр TX шилтеме машыгуу абалы. • 0 = Ишке ашкан жок • 1 = өттү

2.13. Simulation Testbench
Симуляциялык тестирлөө HDMI TX сериялык циклин RX өзөгүнө окшоштурат.
Эскертүү:
Бул симуляциялык тестирлөө Include I2C параметри иштетилген конструкциялар үчүн колдоого алынбайт.
19-сүрөт. HDMI Intel FPGA IP Simulation Testbench блок диаграммасыТаблица 25. Testbench компоненттери

Компонент	Description
Видео TPG	Видео тест үлгү генератору (TPG) видео стимул берет.
Аудио С.ample Gen	Аудио сample генератор аудио с менен камсыз кылатample стимул. Генератор аудио каналы аркылуу берилүүчү тесттик маалымат үлгүсүн жогорулатат.
Aux Sample Gen	жардамчы сampле генератор жардамчы с менен камсыз кылатample стимул. Генератор өткөргүчтөн берилүүчү туруктуу маалыматтарды жаратат.

CRC текшерүү	Бул текшергич TX трансиверинин калыбына келтирилген саат жыштыгы керектүү маалымат ылдамдыгына дал келерин текшерет.
Аудио маалыматтарды текшерүү	Аудио маалыматтарын текшерүү кошумча тесттик маалымат үлгүсү туура кабыл алынганын жана декоддолгондугун салыштырат.
Aux маалыматтарды текшерүү	Aux берилиштерин текшерүү күтүлгөн жардамчы маалыматтар кабыл алуучу тарапта туура кабыл алынганын жана чечмеленгендигин салыштырат.

HDMI симуляция сынагында төмөнкү текшерүү тесттерин аткарат:

HDMI өзгөчөлүгү	Текшерүү
Видео маалыматтар	• Testbench видеону киргизүү жана чыгаруу боюнча CRC текшерүүсүн ишке ашырат. • Ал алынган видеомаалыматтарда эсептелген CRC менен берилген маалыматтардын CRC маанисин текшерет. • Testbench анда текшерүүнү кабыл алгычтан 4 туруктуу V-SYNC сигналдарын тапкандан кийин жүргүзөт.
Көмөкчү маалыматтар	• жардамчы сample генератор өткөргүчтөн бериле турган туруктуу маалыматтарды жаратат. • Кабыл алуучу тарапта генератор күтүлгөн көмөкчү маалыматтар туура кабыл алынганын жана декоддолгондугун салыштырат.
Аудио маалыматтар	• Аудио сample генератор аудио каналы аркылуу берилүүчү кошумча тесттик маалымат үлгүсүн жаратат. • Кабыл алуучу тарапта, аудио маалыматтарды текшергич кошумча тесттик маалымат үлгүсү туура кабыл алынганын жана декоддолгондугун текшерет жана салыштырат.

Ийгиликтүү симуляция төмөнкү билдирүү менен аяктайт:
# СААТТА_БАЙГЫЛАГАН СИМВОЛДОР = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# АУДИО_КАНАЛ = 8
# Симуляция өтүү
Таблица 26. HDMI Intel FPGA IP Дизайн ExampКолдоого алынган симуляторлор

Симулятор	Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	Ооба	Ооба
VCS/VCS MX	Ооба	Ооба
Riviera-PRO	Ооба	Ооба
Xcelium Parallel	Ооба	Жок

2.14. Дизайн чектөөлөрү
Сиз HDMI 2.1 дизайнын инстанциялоодо кээ бир чектөөлөрдү эске алышыңыз керекample.

TX өтүүчү эмес режимде TMDS режиминде иштей албайт. TMDS режиминде сыноо үчүн user_dipsw которуштурууну кайра өтүү режимине которуңуз.
Nios II процессору башка процесстерден эч кандай үзгүлтүккө учурабастан TX шилтеме окуусун бүтүрүү үчүн кызмат кылышы керек.

2.15. Мүчүлүштүктөрдү оңдоо функциялары
Бул дизайн эксample сизге жардам берүү үчүн айрым мүчүлүштүктөрдү оңдоо функцияларын камсыз кылат.
2.15.1. Программанын мүчүлүштүктөрүн оңдоо билдирүүсү
Иштөө убагында жардам берүү үчүн программалык камсыздоодогу мүчүлүштүктөрдү оңдоо билдирүүсүн күйгүзсөңүз болот.
Программада мүчүлүштүктөрдү оңдоо билдирүүсүн күйгүзүү үчүн төмөнкү кадамдарды аткарыңыз:

global.h скриптинде DEBUG_MODEди 1ге өзгөртүңүз.
Nios II Command Shell'де script/build_sw.sh иштетиңиз.
Түзүлгөн программаны кайра программалоо/tx_control/tx_control.elf file Nios II Command Shellдеги буйрукту иштетүү менен:
nios2-download -r -g software/tx_control/tx_control.elf
Nios II Command Shellдеги Nios II терминалдык буйругун иштетиңиз:
nios2-терминал

Мүчүлүштүктөрдү оңдоо билдирүүсүн күйгүзгөндө, төмөнкү маалымат басып чыгарылат:

TX жана RX экөө тең TI кайра драйверинин орнотуулары ELF программалангандан кийин бир жолу окулат жана көрсөтүлөт file.
RX EDID конфигурациясынын жана күйгүзүү процессинин абалы билдирүүсү
TX менен туташтырылган раковинадагы EDIDден алынган FRL колдоо маалыматы бар же ансыз чечим. Бул маалымат ар бир TX hotplug үчүн көрсөтүлөт.
TX шилтемесин окутуу процессинде TX шилтемесин окутуу процессинин абалын билдирүү.

2.15.2. TX менен туташтырылган раковинадан SCDC маалыматы
Сиз бул функцияны SCDC маалыматын алуу үчүн колдоно аласыз.

Nios II Command Shellдеги Nios II терминалынын буйругун иштетиңиз: nios2-terminal
Intel Arria 2 FPGA иштеп чыгуу комплектинде user_pb[10] баскычын басыңыз.

Программа Nios II терминалында TX менен туташтырылган раковинадагы SCDC маалыматын окуйт жана көрсөтөт.
2.15.3. Сааттын жыштыгын өлчөө
Бул функцияны ар кандай сааттар үчүн жыштыктарды текшерүү үчүн колдонуңуз.

hdmi_rx_top жана hdmi_tx_top ичинде files, uncomment “//`define DEBUG_EN 1”.
Ар бир сааттын тактык жыштыгын (10 мс узактыгында) алуу үчүн ар бир mr_rate_detect инстанциясынан refclock_measure сигналын Signal Tap Logic Analyzerке кошуңуз.
Дизайнды Signal Tap Logic Analyzer менен түзүңүз.
SOF программасы file жана Signal Tap Logic Analyzerди иштетиңиз.

Таблица 27. Сааттар

Модуль	mr_rate_detect Instance	Саат өлчөнө турган
hdmi_rx_top	rx_pll_tmds	RX CDR маалымдама сааты 0
	rx_clk0_freq	RX трансиверинин сааты 0 каналынан чыгат
	rx_vid_clk_freq	RX видео сааты
	rx_frl_clk_freq	RX FRL саат
	rx_hsync_freq	Кабыл алынган видео кадрдын Hsync жыштыгы
hdmi_tx_top	tx_clk0_freq	TX трансиверинин сааты 0-каналдан чыкты
	vid_clk_freq	TX видео сааты
	frl_clk_freq	TX FRL сааты
	tx_hsync_freq	Өткөрүлө турган видео кадрдын Hsync жыштыгы

2.16. Дизайныңызды өркүндөтүү
Таблица 28. HDMI Дизайн Example Мурунку Intel Quartus Prime Pro Edition программалык камсыздоо версиясы менен шайкештик

Дизайн Example Variant	Intel Quartus Prime Pro Edition 20.3 жаңыртуу мүмкүнчүлүгү
HDMI 2.1 Дизайн Example (Колдоо FRL = 1)	Жок

Ар кандай шайкеш келбеген дизайн үчүн эксamples, сиз төмөнкүлөрдү кылышыңыз керек:

Жаңы дизайн эксample азыркы Intel Quartus Prime Pro Edition программалык версиясында учурдагы дизайныңыздын бирдей конфигурацияларын колдонуу менен.
Бүт дизайнды салыштырыңызampдизайн менен каталог эксample мурунку Intel Quartus Prime Pro Edition программалык версиясын колдонуу менен түзүлгөн. Табылган өзгөрүүлөрдүн үстүнөн порт.

HDMI 2.0 Дизайн Example (Колдоо FRL = 0)

HDMI Intel FPGA IP дизайны эксample үч RX каналын жана төрт TX каналын камтыган бир HDMI инстанциясынын параллелдүү циклин көрсөтөт.
Таблица 29. HDMI Intel FPGA IP Дизайн ExampIntel Arria 10 түзмөктөрү үчүн

Дизайн Example	Маалымат ылдамдыгы	Канал режими	Loopback түрү
Arria 10 HDMI RX-TX Retransmit	<6,000 Мбит/сек	Симплекс	FIFO буфери менен параллелдүү

Өзгөчөлүктөрү

Дизайн FIFO буферлерин HDMI раковинасы менен булактын ортосунда түз HDMI видео агымын өткөрүү үчүн ишке ашырат.
Дизайн эрте мүчүлүштүктөрдү оңдоо үчүн LED статусун колдонотtage.
Дизайн RX жана TX гана параметрлери менен келет.
Дизайн RX-TX шилтеме модулунда InfoFrame динамикалык диапазонун жана өздөштүрүүнү (HDR) киргизүүнү жана чыпкалоону көрсөтөт.
Дизайн тышкы HDMI раковинасынан тышкы HDMI булагына EDID аркылуу өтүүнү башкарууну көрсөтөт, качан TX ысык плагынын окуясы козголду.
Дизайн HDMI TX негизги сигналдарын башкаруу үчүн DIP которуштуруу жана баскыч баскычы аркылуу иштөө убактысын башкарууга мүмкүндүк берет:
— DVI же HDMI коддолгон видео кадрды тандоо үчүн режим сигналы
— info_avi[47], info_vsi[61] жана audio_info_ai[48] сигналдары каптал тилкелери же көмөкчү маалымат порттору аркылуу көмөкчү пакет берүүнү тандоо

RX инстанциясы тышкы видео генератордон видео булагын алат жана маалыматтар TX инстанциясына берилээрден мурун FIFO аркылуу өтөт.
Функцияны текшерүү үчүн тышкы видео анализаторду, мониторду же HDMI туташуусу бар сыналгы TX өзөгүнө туташтырышыңыз керек.
3.1. HDMI 2.0 RX-TX Retransmit Design Блок диаграммасы
HDMI 2.0 RX-TX кайра өткөргүч дизайн эксample HDMI Intel FPGA IP үчүн симплекс канал режиминде параллелдүү циклди көрсөтөт.
20-сүрөт. HDMI RX-TX кайра жөнөтүү блок диаграммасы (Intel Quartus Prime Pro Edition)21-сүрөт. HDMI RX-TX кайра жөнөтүү блок диаграммасы (Intel Quartus Prime Standard Edition)Тиешелүү маалымат
Arria 10 PLL маалымдама сааты үчүн PLL каскаддык же атайын эмес саат жолунун жытышы Эгер дизайн сааттарыңызда кошумча пайда болсо, бул чечимге кайрылыңыз.
титирөө.
3.2. Аппараттык жана программалык камсыздоого талаптар
Дизайнды текшерүү үчүн Intel төмөнкү аппараттык жана программалык камсыздоону колдонотample.
Аппараттык

Intel Arria 10 GX FPGA өнүктүрүү комплекти
HDMI булагы (Графикалык процессор бирдиги (GPU))
HDMI раковинасы (монитор)
Bitec HDMI FMC 2.0 кызы картасы (Revision 11)
HDMI кабелдери

Эскертүү:
Bitec HDMI кыз картаңыздын ревизиясын тандай аласыз. BITEC_DAUGHTER_CARD_REV жергиликтүү параметрин жогорку деңгээлде 4, 6 же 11 кылып коюңуз file (a10_hdmi2_demo.v). Ревизияны өзгөрткөнүңүздө, дизайн трансивер каналдарын алмаштырып, Bitec HDMI кызы картасынын талаптарына ылайык полярдуулукту тескери алышы мүмкүн. Эгерде сиз BITEC_DAUGHTER_CARD_REV параметрин 0 кылып койсоңуз, дизайн трансивер каналдарына жана полярдуулукка эч кандай өзгөртүүлөрдү киргизбейт. HDMI 2.1 дизайны үчүн, мисалыamples, Design Ex астындаample өтмөгүндө, HDMI Daughter Card Revision параметрин же Revision 9, Revision 4, же болбосо эч кандай кызы жок деп коюңуз. Демейки маани - Ревизия 9.
Программалык камсыздоо

Intel Quartus Prime версиясы 18.1 жана андан кийинкиси (аппараттык камсыздоону текшерүү үчүн)
ModelSim – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, , RivieraPRO, VCS (Verilog HDL гана)/VCS MX, же Xcelium Parallel симулятору

3.3. Каталог структурасы
каталогдор түзүлгөн камтыйт files HDMI Intel FPGA IP дизайны үчүн эксample.
Сүрөт 22. Дизайн үчүн каталогдун структурасы ExampleТаблица 30. Түзүлгөн RTL Files

Папкалар	Files
gxb	• /gxb_rx.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_rx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx_reset.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_fpll.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_fpll.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_reset.ip (Intel Quartus Prime Pro Edition)
hdmi_rx	•/hdmi_rx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx_top.v
	/mr_clock_sync.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_rx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_rx_oversample.v (Intel Quartus Prime Standard Edition)
	/symbol_aligner.v
	Panasonic.hex (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_tx.ip (Intel Quartus Prime Pro Edition)

	/hdmi_tx_top.v
	/mr_ce.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_tx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_tx_oversample.v (Intel Quartus Prime Standard Edition)
i2c_master (Intel Quartus Prime Standard Edition)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/timescale.v
i2c_slave	/edid_ram.qsys (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Standard Edition)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_spksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
плл	• /pll_hdmi.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi.ip (Intel Quartus Prime Pro Edition)
	• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi_reconfig.ip (Intel Quartus Prime Pro Edition)
	quartus.ini
жалпы	• /clock_control.qsys (Intel Quartus Prime Standard Edition) • /clock_control.ip (Intel Quartus Prime Pro Edition)
	• /fifo.qsys (Intel Quartus Prime Standard Edition) • /fifo.ip (Intel Quartus Prime Pro Edition)
	• /output_buf_i2c.qsys (Intel Quartus Prime Standard Edition) •/output_buf_i2c.ip (Intel Quartus Prime Pro Edition)
	/reset_controller.qsys (Intel Quartus Prime Standard Edition)
	/clock_crosser.v

	dcfifo_inst.v
	debouncer.sv (Intel Quartus Prime Pro Edition)
hdr	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
reconfig_mgmt	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
sdc	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc (Intel Quartus Prime Standard Edition)

Таблица 31. Түзүлгөн симуляция Files
Көбүрөөк маалымат үчүн Simulation Testbench бөлүмүн караңыз.

Папкалар	Files
aldec	/aldec.do
aldec	/rivierapro_setup.tcl
каденция	/cds.lib
	/hdl.var
	<cds_libs папкасы>

насаатчы	/mentor.do
насаатчы	/msim_setup.tcl
конспект	/vcs/filelist.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
xcelium (Intel Quartus Prime Pro Edition)	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh

жалпы (Intel Quartus Prime Pro Edition)	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	• /hdmi_rx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx.sopcinfo (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Pro Edition)
	/symbol_aligner.v (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_tx.ip (Intel Quartus Prime Pro Edition)
hdmi_tx	/hdmi_tx.sopcinfo (Intel Quartus Prime Standard Edition)

Таблица 32. Түзүлгөн программалык камсыздоо Files

Папкалар	Files
tx_control_src Эскертүү: tx_control папкасында булардын дубликаттары да бар files.	/intel_fpga_i2c.c (Intel Quartus Prime Pro Edition)
	/intel_fpga_i2c.h (Intel Quartus Prime Pro Edition)
	/i2c.c (Intel Quartus Prime Standard Edition)
	/i2c.h (Intel Quartus Prime Standard Edition)
	/main.c
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (Intel Quartus Prime Standard Edition) /ti_i2c.h (Intel Quartus Prime Standard Edition)

3.4. Дизайн компоненттери
HDMI Intel FPGA IP дизайны эксampбул компоненттерди талап кылат.
Таблица 33. HDMI RX Жогорку компоненттери

Модуль	Description
HDMI RX Core	IP Transceiver Native PHYден сериялык маалыматтарды кабыл алат жана маалыматтарды тегиздөө, каналды бурмалоо, TMDS декоддоо, көмөкчү маалыматтарды декоддоо, видео маалыматтарды декоддоо, аудио маалыматтарды декоддоо жана декоддоону аткарат.
I2	I2C - бул Sink Display Data Channel (DDC) жана Status and Data Channel (SCDC) үчүн колдонулган интерфейс. HDMI булагы DDCди кеңейтилген кеңейтилген дисплейдин идентификациялык маалыматтарын (E-EDID) маалымат түзүмүн окуу менен раковинанын мүмкүнчүлүктөрүн жана мүнөздөмөлөрүн аныктоо үчүн колдонот. • E-EDID үчүн 8-бит I2C кул даректери 0xA0 жана 0xA1. LSB кирүү түрүн көрсөтөт: окуу үчүн 1 жана жазуу үчүн 0. HPD окуясы болгондо, I2C кулу чиптеги RAMдан окуу менен E-EDID маалыматтарына жооп берет. • I2C кул үчүн гана контроллери HDMI 2.0 операциялары үчүн SCDCди да колдойт. SCDC үчүн 8-бит I2C кул дареги 0xA8 жана 0xA9 болуп саналат. HPD окуясы болгондо, I2C кулу HDMI RX өзөгүнүн SCDC интерфейсине же андан жазуу же окуу транзакцияларын аткарат. Эскертүү: SCDC үчүн бул I2C кул үчүн гана контроллер HDMI 2.0b арналган эмес болсо, талап кылынбайт. Эгер сиз күйгүзсөңүз I2C кирет параметр, бул блок өзөктүн ичине киргизилет жана бул деңгээлде көрүнбөйт.
EDID RAM	Дизайн RAM 1-порттун IP өзөгүн колдонуу менен EDID маалыматын сактайт. Стандарттык эки зымдуу (саат жана маалымат) сериялык автобус протоколу (I2C кул үчүн гана контроллер) CEA-861-D Compliant E-EDID маалымат структурасын өткөрүп берет. Бул EDID RAM E- EDID маалыматын сактайт. Эскертүү: Эгер сиз күйгүзсөңүз EDID RAM камтыңыз параметр, бул блок өзөктүн ичине киргизилет жана бул деңгээлде көрүнбөйт.
IOPLL	IOPLL RX CDR маалымдама саатын, шилтеме ылдамдыгы саатын жана кирген TMDS сааты үчүн видео саатты түзөт. • Чыгуу сааты 0 (CDR маалымдама сааты) • Чыгуу сааты 1 (Шилтеменин ылдамдыгы сааты) • Чыгуу сааты 2 (Видео саат) Эскертүү: Демейки IOPLL конфигурациясы эч кандай HDMI токтому үчүн жарактуу эмес. IOPLL күйгүзүлгөндө тиешелүү орнотууларга кайра конфигурацияланат.
Transceiver PHY Reset Controller	Transceiver PHY баштапкы абалга келтирүү контроллери RX трансиверлеринин ишенимдүү инициализациясын камсыздайт. Бул контроллердин баштапкы абалга келтирүү киргизүүсү RX кайра конфигурациялоосу менен ишке ашырылат жана ал блоктун ичиндеги баштапкы абалга келтирүү ырааттуулугуна ылайык Transceiver Native PHY блогуна тиешелүү аналогдук жана санариптик баштапкы абалга келтирүү сигналын жаратат.
RX Native PHY	Сырткы видео булагынан сериялык маалыматтарды кабыл алган катуу кабыл алуучу блок. Ал HDMI RX өзөгүнө берилиштерди өткөрүүдөн мурун сериялык берилиштерди параллелдүү маалыматтарга сериядан ажыратат.
RX кайра конфигурациялоо башкаруу	RX реконфигурациялоо башкаруусу, ал RX трансиверин 250 Мбит/секден 6,000 Мбит/сек чейин чейинки каалаган ыктыярдуу шилтеме ылдамдыктарында иштетүү үчүн HDMI PLL менен ылдамдыкты аныктоо схемасын ишке ашырат. Төмөнкү 23-беттеги 63-сүрөттү караңыз.

IOPLL кайра конфигурациялоо

IOPLL реконфигурациялоо блогу Intel FPGAларда PLL динамикалык реконфигурациясын жеңилдетет. Бул блок бүт FPGAны конфигурациялабастан, реалдуу убакыт режиминде чыгуу саатынын жыштыгын жана PLL өткөрүү жөндөмдүүлүгүн жаңылайт. Бул блок Intel Arria 100 түзмөктөрүндө 10 МГц иштейт.
IOPLL реконфигурациясынын чектөөсүнөн улам, IOPLL реконфигурациясынын IP генерациясында Quartus INI permit_nf_pll_reconfig_out_of_lock=on колдонуңуз.
Quartus INI колдонуу үчүн quartus.ini сайтына “permit_nf_pll_reconfig_out_of_lock=on” кошуңуз file жана жерге жайгаштырыңыз file Intel Quartus Prime долбоорунун каталогу. INI менен Quartus Prime программасында IOPLL кайра конфигурациялоо блогун (pll_hdmi_reconfig) түзөткөнүңүздө эскертүү билдирүүсүн көрүшүңүз керек.
Эскертүү: Бул Quartus INIсиз, IOPLL кайра конфигурациялоо учурунда IOPLL кулпусун жоготсо, бүтүрүү мүмкүн эмес.

PIO

Параллелдүү киргизүү/чыгарма (PIO) блогу процессордун субсистемасына же андан башкаруу, абал жана баштапкы абалга келтирүү интерфейстери катары иштейт.

Сүрөт 23. Көп ылдамдыкты кайра конфигурациялоо ырааттуулугунун агымы
Сүрөт контроллердин көп ылдамдыктагы кайра конфигурациялоо ырааттуулугунун агымын, ал кириш маалымат агымын жана маалымдама тактык жыштыгын кабыл алганда, же трансивер кулпусу ачылганда сүрөттөйт.Таблица 34. HDMI TX Top компоненттери

Модуль	Description
HDMI TX Core	IP өзөгү видео маалыматтарды жогорку деңгээлден кабыл алат жана TMDS коддоосун, көмөкчү маалыматтарды коддоону, аудио маалыматтарды коддоону, видео маалыматтарды коддоону жана шифрлөөнү аткарат.
I2C Master	I2C - бул Sink Display Data Channel (DDC) жана Status and Data Channel (SCDC) үчүн колдонулган интерфейс. HDMI булагы DDCди кеңейтилген кеңейтилген дисплейдин идентификациялык маалыматтарын (E-EDID) маалымат түзүмүн окуу менен раковинанын мүмкүнчүлүктөрүн жана мүнөздөмөлөрүн аныктоо үчүн колдонот. • DDC катары, I2C Master EDIDди HDMI RX Top ичиндеги EDID маалымат EDID RAM конфигурациялоо же видео иштетүү үчүн тышкы раковинадан окуйт. • SCDC катары, I2C мастери SCDC маалымат структурасын FPGA булагынан HDMI 2.0b иштеши үчүн тышкы раковинага өткөрүп берет. Мисалы үчүнample, эгерде чыгуучу маалымат агымы 3,400 Мбит/с жогору болсо, Nios II процессору I2C мастерине TMDS_BIT_CLOCK_RATIO жана SCRAMBLER_ENABLE биттерин SCDC конфигурациялоо регистринин 1ге жаңыртуу үчүн буйрук берет.
IOPLL	IOPLL кирүүчү TMDS саатынан шилтеме ылдамдыгы саатын жана видео саатын берет. • Чыгуу сааты 1 (Шилтеменин ылдамдыгы сааты) • Чыгуу сааты 2 (Видео саат) Эскертүү: Демейки IOPLL конфигурациясы эч кандай HDMI токтому үчүн жарактуу эмес. IOPLL күйгүзүлгөндө тиешелүү орнотууларга кайра конфигурацияланат.
Transceiver PHY Reset Controller	Transceiver PHY баштапкы абалга келтирүү контроллери TX трансиверлеринин ишенимдүү инициализациясын камсыздайт. Бул контроллердин баштапкы абалга келтирүү киргизүүсү жогорку деңгээлден ишке киргизилет жана ал блоктун ичиндеги баштапкы абалга келтирүү ырааттуулугуна ылайык Transceiver Native PHY блогуна тиешелүү аналогдук жана санариптик баштапкы абалга келтирүү сигналын жаратат. Бул блоктон чыккан tx_ready чыгуу сигналы HDMI Intel FPGA IP үчүн баштапкы абалга келтирүү сигналы катары да иштейт жана кабыл алгыч иштеп, өзөктөн берилиштерди кабыл алууга даяр.
Transceiver Native PHY	HDMI TX өзөгүнөн параллелдүү маалыматтарды кабыл алган жана аны берүүдөн берилиштерди сериялаштыруучу катуу кабыл алуучу блок. Кайра конфигурациялоо интерфейси TX Native PHY блогунда TX Native PHY менен трансивер арбитринин ортосундагы байланышты көрсөтүү үчүн иштетилген. TX Native PHY үчүн эч кандай кайра конфигурация аткарылбайт. Эскертүү: HDMI TX каналдар аралык кыйшаюу талабын канааттандыруу үчүн Intel Arria 10 Transceiver Native PHY параметр редакторунда TX каналын бириктирүү режимин төмөнкүгө орнотуңуз PMA жана PCS байланышы. Сиз ошондой эле кабылдагычты баштапкы абалга келтирүүчү контроллерден (tx_digitalreset) санариптик абалга келтирүү сигналына максималдуу кыйшаюу (set_max_skew) чектөө талабын кошуу керек. Intel Arria 10 Transceiver PHY Колдонуучунун колдонмосу.
TX PLL	PLL өткөргүч блогу Transceiver Native PHY блогуна сериялык ылдам саатты камсыз кылат. Бул HDMI Intel FPGA IP дизайны үчүн эксample, fPLL TX PLL катары колдонулат.
IOPLL кайра конфигурациялоо	IOPLL реконфигурациялоо блогу Intel FPGAларда PLL динамикалык реконфигурациясын жеңилдетет. Бул блок бүт FPGAны конфигурациялабастан, реалдуу убакыт режиминде чыгуу саатынын жыштыгын жана PLL өткөрүү жөндөмдүүлүгүн жаңылайт. Бул блок Intel Arria 100 түзмөктөрүндө 10 МГц иштейт. IOPLL реконфигурациясынын чектөөсүнөн улам, IOPLL реконфигурациясынын IP генерациясында Quartus INI permit_nf_pll_reconfig_out_of_lock=on колдонуңуз. Quartus INI колдонуу үчүн quartus.ini сайтына “permit_nf_pll_reconfig_out_of_lock=on” кошуңуз file жана жерге жайгаштырыңыз file Intel Quartus Prime долбоорунун каталогу. INI менен Intel Quartus Prime программасында IOPLL кайра конфигурациялоо блогун (pll_hdmi_reconfig) түзөткөнүңүздө эскертүү билдирүүсүн көрүшүңүз керек. Эскертүү: Бул Quartus INIсиз, IOPLL кайра конфигурациялоо учурунда IOPLL кулпусун жоготсо, бүтүрүү мүмкүн эмес.
PIO	Параллелдүү киргизүү/чыгарма (PIO) блогу процессордун субсистемасына же андан башкаруу, абал жана баштапкы абалга келтирүү интерфейстери катары иштейт.

Таблица 35. Трансивердин маалымат ылдамдыгы жана ашыкчасыampАр бир TMDS саат жыштык диапазону үчүн фактор

TMDS саат жыштыгы (МГц)	TMDS Бит саатынын катышы	Oversampling Factor	Трансивердин маалымат ылдамдыгы (Мбит/сек)
85–150	1	Колдонулбайт	3400–6000
100–340	0	Колдонулбайт	1000–3400
50–100	0	5	2500–5000
35–50	0	3	1050–1500
30–35	0	4	1200–1400
25–30	0	5	1250–1500

Таблица 36. Жогорку деңгээлдеги жалпы блоктор

Модуль

Description

Transceiver Arbiter

Бул жалпы функционалдык блок бир эле физикалык каналдагы RX же TX трансиверлери кайра конфигурациялоону талап кылганда, кабыл алгычтарды бир эле учурда кайра калибрлөөдөн сактайт. Бир эле убакта кайра калибрлөө бир эле каналдагы RX жана TX трансиверлери көз карандысыз IP ишке ашырууга дайындалган колдонмолорго таасирин тийгизет.
Бул кабыл алуучу арбитр симплекс TX жана симплекс RXди бир эле физикалык каналга бириктирүү үчүн сунушталган резолюциянын кеңейтүүсү болуп саналат. Бул кабыл алуучу арбитр ошондой эле Avalon-MM RX жана TX реконфигурациялоо өтүнүчтөрүн бириктирүүгө жана арбитраждык кылууга жардам берет, анткени бир каналдын ичиндеги симплекс RX жана TX трансиверлери багытталган, анткени трансиверлердин реконфигурациялоо интерфейсинин портуна ырааттуу гана кирүүгө болот.
Трансивер арбитри менен TX/RX Native PHY/PHY Reset Controller блокторунун ортосундагы интерфейс байланышы бул дизайндагы мурункуample трансивер арбитринин жардамы менен каалаган IP айкалышы үчүн колдонулуучу жалпы режимди көрсөтөт. Каналда RX же TX трансиверлери гана колдонулганда кабыл алгычтын арбитри талап кылынбайт.
Кабыл алуучу арбитр өзүнүн Avalon-MM кайра конфигурациялоо интерфейстери аркылуу кайра конфигурациялоону сурануучуну аныктайт жана тиешелүү tx_reconfig_cal_busy же rx_reconfig_cal_busy тиешелүү түрдө дарбазаланганын камсыздайт. HDMI колдонмосу үчүн гана RX кайра конфигурациялоону баштайт. Avalon-MM кайра конфигурациялоо өтүнүчүн арбитр аркылуу өткөрүү менен, арбитр кайра конфигурациялоо өтүнүчү RXден келип чыкканын аныктайт, ал андан кийин tx_reconfig_cal_busy ырастоодон бошотуп, rx_reconfig_cal_busy ырастоого мүмкүндүк берет. Дарбаза TX трансиверинин калибрлөө режимине кокусунан өтүшүнө жол бербейт.

	Эскертүү: HDMI RX реконфигурациясын гана талап кылгандыктан, tx_reconfig_mgmt_* сигналдары байланган. Ошондой эле, арбитр менен TX Native PHY блогунун ортосунда Avalon-MM интерфейси талап кылынбайт. Блоктор дизайндагы интерфейске дайындалган эксample TX/RX Native PHY/PHY Reset Controller менен жалпы кабыл алуучу арбитр байланышын көрсөтүү үчүн.
RX-TX шилтемеси	• RX жана TX видео саат домендери боюнча DCFIFO аркылуу HDMI RX негизги циклинен видео маалыматтарды чыгаруу жана синхрондоштуруу сигналдары. • Жалпы башкаруу пакети (GCP), InfoFrames (AVI, VSI жана AI), көмөкчү маалыматтар жана аудио маалыматтар RX жана TX шилтеме ылдамдыгы саатынын домендери боюнча DCFIFO аркылуу цикл. • HDMI TX өзөгүнүн көмөкчү маалымат порту DCFIFO аркылуу арткы басым аркылуу агып жаткан көмөкчү маалыматтарды башкарат. Артка басым көмөкчү маалымат портунда толук эмес көмөкчү пакеттин жок экенин камсыздайт. • Бул блок тышкы чыпкалоону да аткарат: — HDMI TX негизги көмөкчү маалымат портуна өткөрүүдөн мурун көмөкчү маалымат агымынан аудио берилиштерин жана аудио саатын калыбына келтирүү пакетин чыпкалайт. Эскертүү: Бул чыпкалоону өчүрүү үчүн user_pb[2] басыңыз. Кайра жөнөтүлгөн көмөкчү маалымат агымында аудио берилиштеринин жана аудио саатын калыбына келтирүү пакетинин кайталанбашы үчүн бул чыпкалоону иштетиңиз. — HDMI RX көмөкчү маалыматтарынан Жогорку динамикалык диапазонду (HDR) InfoFrame чыпкалайт жана мурунку файлды киргизетample HDR InfoFrame Avalon ST мультиплексери аркылуу HDMI TXтин көмөкчү маалыматтарына.
CPU субсистемасы	CPU субсистемасы SCDC жана DDC контроллерлору жана булакты кайра конфигурациялоо контроллери катары иштейт. • Булак SCDC контроллери I2C мастер контроллерин камтыйт. I2C мастер контроллери HDMI 2.0b иштеши үчүн SCDC маалымат түзүмүн FPGA булагынан тышкы раковинага өткөрүп берет. Мисалы үчүнample, эгерде чыгуучу маалымат агымы 6,000 Мбит/сек болсо, Nios II процессору I2C мастер контроллерине TMDS_BIT_CLOCK_RATIO жана SCRAMBLER_ENABLE биттерин жуугуч TMDS конфигурация регистринин 1ге жаңыртуу буйругун берет. • Ошол эле I2C кожоюну, ошондой эле HDMI булагы жана тышкы чөгүп ортосунда DDC маалымат түзүмүн (E-EDID) өткөрүп берет. • Nios II CPU HDMI булагы үчүн реконфигурация контроллери катары иштейт. CPU TX кайра конфигурациялоону талап кыларын аныктоо үчүн RX кайра конфигурациялоону башкаруу модулунан мезгил-мезгили менен ылдамдыкты аныктоого таянат. Avalon-MM кул котормочу Nios II процессорунун Avalon-MM мастер интерфейси менен сырттан жасалган HDMI булагынын IOPLL жана TX Native PHY Avalon-MM кул интерфейстеринин ортосундагы интерфейсти камсыз кылат. • TX үчүн кайра конфигурациялоо ырааттуулугунун агымы RX менен бирдей, бирок PLL жана трансиверди кайра конфигурациялоо жана баштапкы абалга келтирүү ырааттуулугу ырааттуу түрдө аткарылат. 24-беттеги 67-сүрөттү караңыз.

24-сүрөт. Реконфигурация ырааттуулугунун агымы
Сүрөт Nios II программалык агымын көрсөтөт, ал I2C мастер жана HDMI булагын башкарууну камтыйт.3.5. Динамикалык диапазон жана өздөштүрүү (HDR) InfoFrame киргизүү жана чыпкалоо
HDMI Intel FPGA IP дизайны эксample RX-TX кайра системага HDR InfoFrame киргизүүнүн демонстрациясын камтыйт.
HDMI Specification версия 2.0b Dynamic Range жана Mastering InfoFrame HDMI көмөкчү агымы аркылуу берилүүгө мүмкүндүк берет. Демонстрацияда көмөкчү маалыматтарды киргизүү блогу HDR киргизүүнү колдойт. Сизге модулдун сигналдар тизмеси таблицасында көрсөтүлгөндөй, арналган HDR InfoFrame пакетин форматтоо жана HDR InfoFrame ар бир видео кадрында бир жолу киргизүүнү пландаштыруу үчүн берилген AUX Insertion Control модулун колдонуу керек.
Бул эксampКонфигурацияда, кирүүчү көмөкчү агым буга чейин HDR InfoFrame камтыган учурларда, агылган HDR мазмуну чыпкаланат. Чыпкалоо бири-бирине карама-каршы келген HDR InfoFrames өткөрүлбөйт жана HDR S форматында көрсөтүлгөн маанилердин гана болушун камсыздайт.ample Data модулу колдонулат.
Сүрөт 25. Динамикалык диапазон жана өздөштүрүү InfoFrame киргизүү менен RX-TX шилтемеси
Сүрөттө RX-TX шилтемесинин блок диаграммасы көрсөтүлгөн, анын ичинде Dynamic Range жана Mastering InfoFrame HDMI TX негизги көмөкчү агымына киргизүү.
Таблица 37. Көмөкчү маалыматтарды киргизүү блогу (altera_hdmi_aux_hdr) сигналдары

Сигнал	Багыт	Туурасы	Description
Саат жана баштапкы абалга келтирүү
clk	Киргизүү	1	Саатты киргизүү. Бул саат шилтеме ылдамдыгы саатына туташтырылган болушу керек.
баштапкы абалга келтирүү	Киргизүү	1	Киргизүүнү баштапкы абалга келтирүү.

Көмөкчү пакет генератору жана мультиплексор сигналдары
multiplexer_out_data	Чыгуу	72	Мультиплексордон Avalon агымынын чыгышы.
multiplexer_out_valid	Чыгуу	1
multiplexer_out_ready	Чыгуу	1
multiplexer_out_startofpacket	Чыгуу	1
multiplexer_out_endofpacket	Чыгуу	1
multiplexer_out_channel	Чыгуу	11
multiplexer_in_data	Киргизүү	72	Мультиплексордун In1 портуна Avalon агымдык киргизүү. HDMI TX Video Vsync. Бул сигнал шилтеме ылдамдыгы саат доменине синхрондоштуруу керек. Негизги HDR InfoFrameди бул сигналдын көтөрүлүп жаткан четиндеги көмөкчү агымга киргизет.
multiplexer_in_valid	Киргизүү	1
multiplexer_in_ready	Киргизүү	1
multiplexer_in_startofpacket	Киргизүү	1
multiplexer_in_endofpacket hdmi_tx_vsync	Киргизүү Киргизүү	1 1

Таблица 38. HDR маалымат модулу (altera_hdmi_hdr_infoframe) сигналдары

Сигнал	Багыт	Туурасы	Description
hb0	Чыгуу	8	Динамикалык диапазондун баш байт 0 жана InfoFrame өздөштүрүү: InfoFrame түрүнүн коду.
hb1	Чыгуу	8	Динамикалык диапазондун баш байт 1 жана InfoFrame өздөштүрүү: InfoFrame версиясынын номери.
hb2	Чыгуу	8	Динамикалык диапазондун баш байт 2 жана InfoFrame өздөштүрүү: InfoFrame узундугу.
pb	Киргизүү	224	Динамикалык диапазонун жана өздөштүрүү InfoFrame маалымат байты.

Таблица 39. Динамикалык диапазон жана өздөштүрүү InfoFrame берилиштер байт таңгагы бит талаалары

Bit-Field	Аныктама	Статикалык метадайындардын түрү 1
7:0	Маалымат байты 1: {5'саат, EOTF[0:2]}
15:8	Маалымат байты 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Маалымат байты 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Маалымат байты 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Маалымат байты 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Маалымат байты 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Маалымат байты 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Маалымат байты 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Маалымат байты 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Маалымат байты 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Маалымат байты 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Маалымат байты 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Маалымат байты 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Маалымат байты 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Маалымат байты 15: Static_Metadata_Descriptor	ак_чекит_x, LSB
127:120	Маалымат байты 16: Static_Metadata_Descriptor	ак_чекит_x, MSB
135:128	Маалымат байты 17: Static_Metadata_Descriptor	ак_чекит_y, LSB

143:136	Маалымат байты 18: Static_Metadata_Descriptor	ак_чекит_y, MSB
151:144	Маалымат байты 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB
159:152	Маалымат байты 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Маалымат байты 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Маалымат байты 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Маалымат байты 23: Static_Metadata_Descriptor	Мазмундун максималдуу жарык деңгээли, LSB
191:184	Маалымат байты 24: Static_Metadata_Descriptor	Максималдуу мазмундун жарык деңгээли, MSB
199:192	Маалымат байты 25: Static_Metadata_Descriptor	Максималдуу кадр-орточо жарык деңгээли, LSB
207:200	Маалымат байты 26: Static_Metadata_Descriptor	Максималдуу кадр-орточо жарык деңгээли, MSB
215:208	Резервге коюлган
223:216	Резервге коюлган

HDR киргизүүнү жана чыпкалоону өчүрүү
HDR кыстарууну жана чыпкасын өчүрүү сизге RX-TX Retransmit дизайнында эч кандай өзгөртүүсүз эле баштапкы жардамчы агымда жеткиликтүү болгон HDR мазмунунун кайра жөнөтүлүшүн текшерүүгө мүмкүндүк берет.ample.
HDR InfoFrame киргизүүнү жана чыпкалоону өчүрүү үчүн:

block_ext_hdr_infoframe'ди rxtx_link.v ичинде 1'b0 кылып коюңуз file HDR InfoFrameдин жардамчы агымдан чыпкаланышына жол бербөө үчүн.
altera_hdmi_aux_hdr.v ичиндеги avalon_st_multiplexer инстанциясынын multiplexer_in0_valid коюңуз file Көмөкчү пакет генераторунун TX көмөкчү агымына кошумча HDR InfoFrame түзүшүнө жана киргизүүсүнө жол бербөө үчүн 1'b0 чейин.

3.6. Саат схемасы
Сааттын схемасы HDMI Intel FPGA IP дизайнындагы саат домендерин сүрөттөйтample.
Сүрөт 26. HDMI Intel FPGA IP Дизайн Example Clocking Scheme (Intel Quartus Prime Pro Edition)Сүрөт 27. HDMI Intel FPGA IP Дизайн Example Clocking схемасы (Intel Quartus Prime Standard Edition)Таблица 40. Саат схемасы сигналдары

Саат	Дизайндагы сигналдын аты	Description
TX IOPLL/TX PLL маалымдама сааты 1	hdmi_clk_in	TX IOPLL жана TX PLL үчүн маалымдама саат. Сааттын жыштыгы HDMI TX TMDS саат каналынан күтүлгөн TMDS саат жыштыгы менен бирдей. Бул HDMI Intel FPGA IP дизайны үчүн эксample, бул саат көрсөтүү максатында RX TMDS саатына туташтырылган. Тиркемеңизде життердин жакшыраак иштеши үчүн программалануучу осциллятордон TMDS саат жыштыгы менен атайын саатты беришиңиз керек. Эскертүү: Transceiver RX пинди TX PLL маалымдама сааты катары колдонбоңуз. Эгерде сиз HDMI TX refclk RX пинине жайгаштырсаңыз, дизайныңыз туура келбейт.
TX Transceiver саатын өчүрүү	tx_clk	Трансиверден саатты өчүрүү калыбына келтирилди жана жыштык маалымат ылдамдыгына жана сааттын символдоруна жараша өзгөрөт. TX трансиверинин саатынан чыгуу жыштыгы = Transceiver маалымат ылдамдыгы/ (бир сааттын белгиси*10)
TX PLL сериялык саат	tx_bonding_clocks	TX PLL тарабынан түзүлгөн сериялык ылдам саат. Сааттын жыштыгы маалымат ылдамдыгына жараша коюлат.
TX/RX Link ылдамдык сааты	ls_clk	Шилтеме ылдамдыгы сааты. Шилтеменин ылдамдыгы саат жыштыгы күтүлгөн TMDS саат жыштыгына, ашыкча көз карандыampling фактору, сааттын символдору жана TMDS бит саатынын катышы.


		TMDS бит саатынын катышы	Шилтеме ылдамдыгы саатынын жыштыгы
		0	TMDS саат жыштыгы/ Сааттын белгиси
		1	TMDS саат жыштыгы *4 / Символ күнүнө

TX/RX видео сааты	vid_clk	Видео маалымат сааты. Видео маалымат саатынын жыштыгы түс тереңдигине негизделген TX шилтеме ылдамдыгынын саатынан алынат.
		TMDS бит саатынын катышы	Видео маалымат саатынын жыштыгы
		0	TMDS сааты/ Сааттын символу/ Түс тереңдик фактору
		1	TMDS сааты *4 / Бир сааттын символу/ Түс тереңдик фактору

		Түс боюнча бит	Түс тереңдик фактору
		8	1
		10	1.25
		12	1.5
		16	2.0

RX TMDS сааты	tmds_clk_in	HDMI RX тартып TMDS саат каналы жана IOPLL үчүн маалымдама саатына туташат.
RX CDR маалымдама сааты 0 /TX PLL маалымдама сааты 0	fr_clk	RX CDR жана TX PLL үчүн акысыз иштеп жаткан маалымдама саат. Бул саат кубаттуулукту калибрлөө үчүн талап кылынат.
RX CDR маалымдама сааты 1	iopll_outclk0	RX трансиверинин RX CDRине шилтеме сааты.
		Маалымат ылдамдыгы	RX Reference Clock Frequency
		Маалымат ылдамдыгы <1 Гбит/сек	5× TMDS саат жыштыгы
		1 Гбит/с< Маалымат ылдамдыгы <3.4 Гбит/сек	TMDS саат жыштыгы
		Маалымат ылдамдыгы >3.4 Гбит/сек	4× TMDS саат жыштыгы
		• Маалымат ылдамдыгы <1 Гбит/секampтрансивердин минималдуу маалымат ылдамдыгы талабын канааттандыруу үчүн. • Берилиш ылдамдыгы >3.4 Гбит/сек.: TMDS бит ылдамдыгын саатка карата 1/40 катышын компенсациялоо үчүн, трансивердин маалымат ылдамдыгын саатка карата 1/10 деңгээлинде кармап туруу үчүн. Эскертүү: Трансивер RX пинди CDR маалымдама сааты катары колдонбоңуз. Эгерде сиз HDMI RX refclk RX пинге жайгаштырсаңыз, дизайныңыз туура келбейт.
RX Transceiver саатын өчүрүү	rx_clk	Трансиверден саатты өчүрүү калыбына келтирилди жана жыштык маалымат ылдамдыгына жана сааттын символдоруна жараша өзгөрөт. RX трансиверинин сааттан чыгуу жыштыгы = Transceiver маалымат ылдамдыгы/ (бир саатка белги*10)
Башкаруу сааты	mgmt_clk	Бул компоненттер үчүн акысыз иштеген 100 МГц саат:

		• Кайра конфигурациялоо үчүн Avalon-MM интерфейстери — Жыштык диапазонунун талабы 100–125 МГц ортосунда. •, PHY баштапкы абалга келтирүүчү контроллер — Жыштык диапазонуна талап 1–500 МГц ортосунда. • IOPLL кайра конфигурациялоо — Максималдуу тактык жыштыгы 100 МГц. • Башкаруу үчүн RX кайра конфигурациялоо • CPU • I2C Master
I2C сааты	i2c_clk	I100C кулун, HDMI RX өзөгүндө SCDC регистрлерин жана EDID оперативдүү эс тутумундагы 2 МГц саат киргизүү.

Тиешелүү маалымат

Transceiver RX PINди CDR маалымдама сааты катары колдонуу
Transceiver RX PINди TX PLL маалымдама сааты катары колдонуу

3.7. Интерфейс сигналдары
Таблицаларда HDMI Intel FPGA IP дизайны үчүн сигналдар келтирилгенample.
Таблица 41. Жогорку деңгээлдеги сигналдар

Сигнал	Багыт	Туурасы	Description
Борттогу осциллятордун сигналы
clk_fpga_b3_p	Киргизүү	1	Негизги маалымдама сааты үчүн 100 МГц бош саат
REFCLK_FMCB_P (Intel Quartus Prime Pro Edition)	Киргизүү	1	625 МГц акысыз иштеп жаткан саат трансивердин шилтеме сааты үчүн; бул саат ар кандай жыштык болушу мүмкүн

Колдонуучунун баскычтары жана диоддору
user_pb	Киргизүү	1	HDMI Intel FPGA IP дизайн функциясын башкаруу үчүн баскычты басыңыз
cpu_resetn	Киргизүү	1	Глобалдык баштапкы абалга келтирүү
user_led_g	Чыгуу	4	Жашыл LED дисплей LED функциялары жөнүндө көбүрөөк маалымат алуу үчүн 89-беттеги Аппараттык камсыздоону орнотууну караңыз.
user_led_r	Чыгуу	4	Кызыл LED дисплей LED функциялары жөнүндө көбүрөөк маалымат алуу үчүн 89-беттеги Аппараттык камсыздоону орнотууну караңыз.

FMC портунда HDMI FMC Daughter Card Pins B
fmcb_gbtclk_m2c_p_0	Киргизүү	1	HDMI RX TMDS сааты
fmcb_dp_m2c_p	Киргизүү	3	HDMI RX кызыл, жашыл жана көк маалымат каналдары • Bitec кыз картасынын версиясы 11 — [0]: RX TMDS Channel 1 (Жашыл) — [1]: RX TMDS Channel 2 (Кызыл) — [2]: RX TMDS Channel 0 (көк) • Bitec кызы картасынын версиясы 4 же 6 — [0]: RX TMDS Channel 1 (Жашыл)— тескери полярдуулук — [1]: RX TMDS Channel 0 (Көк)— тескери полярдуулук — [2]: RX TMDS Channel 2 (Кызыл)— тескери полярдуулук
fmcb_dp_c2m_p	Чыгуу	4	HDMI TX сааты, кызыл, жашыл жана көк маалымат каналдары • Bitec кыз картасынын версиясы 11 — [0]: TX TMDS Channel 2 (Кызыл) — [1]: TX TMDS Channel 1 (Жашыл) — [2]: TX TMDS Channel 0 (көк) — [3]: TX TMDS саат каналы • Bitec кызы картасынын версиясы 4 же 6 — [0]: TX TMDS саат каналы — [1]: TX TMDS Channel 0 (көк) — [2]: TX TMDS Channel 1 (Жашыл) — [3]: TX TMDS Channel 2 (Кызыл)
fmcb_la_rx_p_9	Киргизүү	1	HDMI RX +5V кубаттуулукту аныктоо
fmcb_la_rx_p_8	Inout	1	HDMI RX ысык плагинди аныктоо
fmcb_la_rx_n_8	Inout	1	DDC жана SCDC үчүн HDMI RX I2C SDA
fmcb_la_tx_p_10	Киргизүү	1	DDC жана SCDC үчүн HDMI RX I2C SCL
fmcb_la_tx_p_12	Киргизүү	1	HDMI TX ысык плагинди аныктоо
fmcb_la_tx_n_12	Inout	1	DDC жана SCDC үчүн HDMI I2C SDA
fmcb_la_rx_p_10	Inout	1	DDC жана SCDC үчүн HDMI I2C SCL
fmcb_la_tx_p_11	Inout	1	Redriver башкаруу үчүн HDMI I2C SDA
fmcb_la_rx_n_9	Inout	1	Кайра драйверди башкаруу үчүн HDMI I2C SCL

Таблица 42. HDMI RX Жогорку деңгээлдеги сигналдар

Сигнал	Багыт	Туурасы	Description
Саат жана баштапкы абалга келтирүү сигналдары
mgmt_clk	Киргизүү	1	Системалык саат киргизүү (100 МГц)
fr_clk (Intel Quartus Prime Pro Edition)	Киргизүү	1	Негизги кабыл алуучу шилтеме сааты үчүн акысыз иштеп жаткан саат (625 МГц). Бул саат электр энергиясы кошулуп жатканда трансиверди калибрлөө үчүн талап кылынат. Бул саат ар кандай жыштык болушу мүмкүн.
баштапкы абалга келтирүү	Киргизүү	1	Системаны баштапкы абалга келтирүү киргизүү

Сигнал	Багыт	Туурасы	Description
Саат жана баштапкы абалга келтирүү сигналдары
reset_xcvr_powerup (Intel Quartus Prime Pro Edition)	Киргизүү	1	Transceiver баштапкы абалга келтирүүчү киргизүү. Бул сигнал шилтеме сааттарын алмаштыруу процессинде (эркин иштеп жаткан сааттан TMDS саатына) кубаттандыруу абалында ырасталат.
tmds_clk_in	Киргизүү	1	HDMI RX TMDS сааты
i2c_clk	Киргизүү	1	DDC жана SCDC интерфейси үчүн саат киргизүү
vid_clk_out	Чыгуу	1	Видео саат чыгаруу
ls_clk_out	Чыгуу	1	Шилтеме ылдамдыгы саатынын чыгышы
sys_init	Чыгуу	1	Системаны инициализациялоо системаны күйгүзгөндө баштапкы абалга келтирүү

RX Transceiver жана IOPLL сигналдары
rx_serial_data	Киргизүү	3	RX Native PHYге HDMI сериялык берилиштери
gxb_rx_ready	Чыгуу	1	RX Native PHY даяр экенин көрсөтөт
gxb_rx_cal_busy_out	Чыгуу	3	RX Native PHY калибрлөө трансивер арбитрине бош эмес
gxb_rx_cal_busy_in	Киргизүү	3	Трансивер арбитринен RX Native PHYге калибрлөө бош эмес сигналы
iopll_locked	Чыгуу	1	IOPLL кулпуланганын көрсөтүңүз
gxb_reconfig_write	Киргизүү	3	Трансиверди кайра конфигурациялоо Avalon-MM интерфейси RX Native PHYден трансивер арбитрине чейин
gxb_reconfig_read	Киргизүү	3
gxb_reconfig_address	Киргизүү	30
gxb_reconfig_writedata	Киргизүү	96
gxb_reconfig_readdata	Чыгуу	96
gxb_reconfig_waitrequest	Чыгуу	3

RX кайра конфигурациялоо башкаруу
rx_reconfig_en	Чыгуу	1	RX Reconfiguration сигналды иштетет
өлчөө	Чыгуу	24	HDMI RX TMDS саат жыштыгын өлчөө (10 мс менен)
өлчөө_жарактуу	Чыгуу	1	Өлчөө сигналы жарактуу экенин көрсөтөт
os	Чыгуу	1	Oversampлинг фактору: • 0: ашыкча болбойтampлинг • 1: 5× ашыкчаampлинг
reconfig_mgmt_write	Чыгуу	1	RX реконфигурациясын башкаруу Avalon эстутум картасына орнотулган интерфейс
reconfig_mgmt_read	Чыгуу	1
reconfig_mgmt_address	Чыгуу	12

reconfig_mgmt_writedata	Чыгуу	32
reconfig_mgmt_readdata	Киргизүү	32
reconfig_mgmt_waitrequest	Киргизүү	1

HDMI RX негизги сигналдары
TMDS_Bit_clock_Ratio	Чыгуу	1	SCDC регистр интерфейстери
audio_de	Чыгуу	1	HDMI RX негизги аудио интерфейстери Көбүрөөк маалымат алуу үчүн HDMI Intel FPGA IP Колдонуучу колдонмосундагы Раковинанын интерфейстери бөлүмүн караңыз.
audio_data	Чыгуу	256
audio_info_ai	Чыгуу	48
аудио_Н	Чыгуу	20
audio_CTS	Чыгуу	20
audio_metadata	Чыгуу	165
audio_format	Чыгуу	5
aux_pkt_data	Чыгуу	72	HDMI RX негизги көмөкчү интерфейстери Көбүрөөк маалымат алуу үчүн HDMI Intel FPGA IP Колдонуучу колдонмосундагы Раковинанын интерфейстери бөлүмүн караңыз.
aux_pkt_addr	Чыгуу	6
aux_pkt_wr	Чыгуу	1
aux_data	Чыгуу	72
aux_sop	Чыгуу	1
aux_eop	Чыгуу	1
aux_valid	Чыгуу	1
aux_error	Чыгуу	1
gcp	Чыгуу	6	HDMI RX негизги каптал тилкеси сигналдары Көбүрөөк маалымат алуу үчүн HDMI Intel FPGA IP Колдонуучу колдонмосундагы Раковинанын интерфейстери бөлүмүн караңыз.
info_avi	Чыгуу	112
info_vsi	Чыгуу	61
colordepth_mgmt_sync	Чыгуу	2
vid_data	Чыгуу	N*48	HDMI RX негизги видео порттору Он эмес = саатына символдор караңыз Раковинанын интерфейстери бөлүмүндө HDMI Intel FPGA IP Колдонуучу колдонмосу көбүрөөк маалымат алуу үчүн.
vid_vsync	Чыгуу	N
vid_hsync	Чыгуу	N
vid_de	Чыгуу	N
режими	Чыгуу	1	HDMI RX негизги башкаруу жана статус порттору Он эмес = саатына символдор караңыз Раковинанын интерфейстери бөлүмүндө HDMI Intel FPGA IP Колдонуучу колдонмосу көбүрөөк маалымат алуу үчүн.
ctrl	Чыгуу	N*6
кулпуланган	Чыгуу	3
vid_lock	Чыгуу	1
in_5v_power	Киргизүү	1	HDMI RX 5V аныктоо жана күйгүзүүчү штепсельди аныктоо Караңыз Раковинанын интерфейстери бөлүмүндө HDMI Intel FPGA IP Колдонуучу колдонмосу көбүрөөк маалымат алуу үчүн.
hdmi_rx_hpd_n	Inout	1

hdmi_rx_i2c_sda	Inout	1	HDMI RX DDC жана SCDC интерфейси
hdmi_rx_i2c_scl	Inout	1	HDMI RX DDC жана SCDC интерфейси

RX EDID RAM сигналдары
edid_ram_access	Киргизүү	1	HDMI RX EDID RAM кирүү интерфейси. EDID оперативдик эс тутумунан жазгыңыз же окугуңуз келгенде edid_ram_access ырастаңыз, антпесе бул сигнал төмөн болушу керек.
edid_ram_address	Киргизүү	8
edid_ram_write	Киргизүү	1
edid_ram_read	Киргизүү	1
edid_ram_readdata	Чыгуу	8
edid_ram_writedata	Киргизүү	8
edid_ram_waitrequest	Чыгуу	1

Таблица 43. HDMI TX жогорку деңгээлдеги сигналдар

Сигнал	Багыт	Туурасы	Description
Саат жана баштапкы абалга келтирүү сигналдары
mgmt_clk	Киргизүү	1	Системалык саат киргизүү (100 МГц)
fr_clk (Intel Quartus Prime Pro Edition)	Киргизүү	1	Негизги кабыл алуучу шилтеме сааты үчүн акысыз иштеп жаткан саат (625 МГц). Бул саат электр энергиясы кошулуп жатканда трансиверди калибрлөө үчүн талап кылынат. Бул саат ар кандай жыштык болушу мүмкүн.
баштапкы абалга келтирүү	Киргизүү	1	Системаны баштапкы абалга келтирүү киргизүү
hdmi_clk_in	Киргизүү	1	TX IOPLL жана TX PLL үчүн маалымдама сааты. Сааттык жыштык TMDS саат жыштыгы менен бирдей.
vid_clk_out	Чыгуу	1	Видео саат чыгаруу
ls_clk_out	Чыгуу	1	Шилтеме ылдамдыгы саатынын чыгышы
sys_init	Чыгуу	1	Системаны инициализациялоо системаны күйгүзгөндө баштапкы абалга келтирүү
reset_xcvr	Киргизүү	1	TX трансиверине кайра коюу
reset_pll	Киргизүү	1	IOPLL жана TX PLLге кайра коюу
reset_pll_reconfig	Чыгуу	1	PLL кайра конфигурациясына кайтарыңыз

TX Transceiver жана IOPLL сигналдары
tx_serial_data	Чыгуу	4	TX Native PHYден HDMI сериялык берилиштери
gxb_tx_ready	Чыгуу	1	TX Native PHY даяр экенин көрсөтөт
gxb_tx_cal_busy_out	Чыгуу	4	TX Native PHY калибрлөө сигналы трансивер арбитрине
gxb_tx_cal_busy_in	Киргизүү	4	TX Native PHYге трансивер арбитринен калибрлөө бош эмес сигналы

TX Transceiver жана IOPLL сигналдары
iopll_locked	Чыгуу	1	IOPLL кулпуланганын көрсөтүңүз
txpll_locked	Чыгуу	1	TX PLL кулпуланганын көрсөтүңүз
gxb_reconfig_write	Киргизүү	4	Трансиверди кайра конфигурациялоо Avalon эстутум картасына түшүрүлгөн интерфейси TX Native PHYден кабыл алуучу арбитерге чейин
gxb_reconfig_read	Киргизүү	4
gxb_reconfig_address	Киргизүү	40
gxb_reconfig_writedata	Киргизүү	128
gxb_reconfig_readdata	Чыгуу	128
gxb_reconfig_waitrequest	Чыгуу	4

TX IOPLL жана TX PLL кайра конфигурациялоо сигналдары
pll_reconfig_write/ tx_pll_reconfig_write	Киргизүү	1	TX IOPLL/TX PLL кайра конфигурациялоо Avalon эс тутум картасына түшүрүлгөн интерфейстер
pll_reconfig_read/ tx_pll_reconfig_read	Киргизүү	1
pll_reconfig_address/ tx_pll_reconfig_address	Киргизүү	10
pll_reconfig_writedata/ tx_pll_reconfig_writedata	Киргизүү	32
pll_reconfig_readdata/ tx_pll_reconfig_readdata	Чыгуу	32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest	Чыгуу	1
os	Киргизүү	2	Oversampлинг фактору: • 0: ашыкча болбойтampлинг • 1: 3× ашыкчаampлинг • 2: 4× ашыкчаampлинг • 3: 5× ашыкчаampлинг
өлчөө	Киргизүү	24	Өткөрүүчү видео резолюциясынын TMDS саат жыштыгын көрсөтөт.

HDMI TX негизги сигналдары
ctrl	Киргизүү	6*N	HDMI TX негизги башкаруу интерфейстери Он эмес = Бир саат үчүн символдор Булактагы Булак интерфейстери бөлүмүн караңыз HDMI Көбүрөөк маалымат алуу үчүн Intel FPGA IP Колдонуучу колдонмосу.
режими	Киргизүү	1
TMDS_Bit_clock_Ratio	Киргизүү	1	SCDC регистр интерфейстери Көбүрөөк маалымат алуу үчүн HDMI Intel FPGA IP Колдонуучу колдонмосундагы Булак интерфейстери бөлүмүн караңыз.
Scrambler_Enable	Киргизүү	1
audio_de	Киргизүү	1	HDMI TX негизги аудио интерфейстери караңыз Source Interfaces бөлүмүндө HDMI Intel FPGA IP Колдонуучу колдонмосу көбүрөөк маалымат алуу үчүн.
аудио_үнсүз	Киргизүү	1
audio_data	Киргизүү	256
уланды…

HDMI TX негизги сигналдары
audio_info_ai	Киргизүү	49
аудио_Н	Киргизүү	22
audio_CTS	Киргизүү	22
audio_metadata	Киргизүү	166
audio_format	Киргизүү	5
i2c_master_write	Киргизүү	1	TX I2C мастери Avalon эс тутумуна ылайыкташтырылган интерфейси TX өзөгүнүн ичиндеги I2C мастерине. Эскертүү: Бул сигналдар сиз күйгүзгөндө гана жеткиликтүү болот I2C кирет параметр.
i2c_master_read	Киргизүү	1
i2c_master_address	Киргизүү	4
i2c_master_writedata	Киргизүү	32
i2c_master_readdata	Чыгуу	32
aux_ready	Чыгуу	1	HDMI TX негизги көмөкчү интерфейстери Көбүрөөк маалымат алуу үчүн HDMI Intel FPGA IP Колдонуучу колдонмосундагы Булак интерфейстери бөлүмүн караңыз.
aux_data	Киргизүү	72
aux_sop	Киргизүү	1
aux_eop	Киргизүү	1
aux_valid	Киргизүү	1
gcp	Киргизүү	6	HDMI TX негизги каптал тилкеси сигналдары Көбүрөөк маалымат алуу үчүн HDMI Intel FPGA IP Колдонуучу колдонмосундагы Булак интерфейстери бөлүмүн караңыз.
info_avi	Киргизүү	113
info_vsi	Киргизүү	62
vid_data	Киргизүү	N*48	HDMI TX негизги видео порттору Эскертүү: N = бир саатка белгилер Көбүрөөк маалымат алуу үчүн HDMI Intel FPGA IP Колдонуучу колдонмосундагы Булак интерфейстери бөлүмүн караңыз.
vid_vsync	Киргизүү	N
vid_hsync	Киргизүү	N
vid_de	Киргизүү	N

I2C жана Hot Plug аныктоо сигналдары
nios_tx_i2c_sda_in (Intel Quartus Prime Pro Edition) Эскертүү: Сиз күйгүзгөндө I2C кирет параметр, бул сигнал TX өзөгүнө жайгаштырылган жана бул деңгээлде көрүнбөйт.	Чыгуу	1	I2C Master Avalon эс тутум картасына түшүрүлгөн интерфейстер
nios_tx_i2c_scl_in (Intel Quartus Prime Pro Edition) Эскертүү: Сиз күйгүзгөндө I2C кирет параметр, бул сигнал TX өзөгүнө жайгаштырылган жана бул деңгээлде көрүнбөйт.	Чыгуу	1
nios_tx_i2c_sda_oe (Intel Quartus Prime Pro Edition) Эскертүү: Сиз күйгүзгөндө I2C кирет параметр, бул сигнал TX өзөгүнө жайгаштырылган жана бул деңгээлде көрүнбөйт.	Киргизүү	1
уланды…

I2C жана Hot Plug аныктоо сигналдары
nios_tx_i2c_scl_oe (Intel Quartus Prime Pro Edition) Эскертүү: Сиз күйгүзгөндө I2C кирет параметр, бул сигнал TX өзөгүнө жайгаштырылган жана бул деңгээлде көрүнбөйт.	Киргизүү	1
nios_ti_i2c_sda_in (Intel Quartus Prime Pro Edition)	Чыгуу	1
nios_ti_i2c_scl_in (Intel Quartus Prime Pro Edition)	Чыгуу	1
nios_ti_i2c_sda_oe (Intel Quartus Prime Pro Edition)	Киргизүү	1
nios_ti_i2c_scl_oe (Intel Quartus Prime Pro Edition)	Киргизүү	1
hdmi_tx_i2c_sda	Inout	1	HDMI TX DDC жана SCDC интерфейстери
hdmi_tx_i2c_scl	Inout	1	HDMI TX DDC жана SCDC интерфейстери
hdmi_ti_i2c_sda (Intel Quartus Prime Pro Edition)	Inout	1	Bitec Daughter Card Revision 2 TI11 Control үчүн I181C интерфейси
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Standard Edition)	Inout	1
hdmi_ti_i2c_scl (Intel Quartus Prime Pro Edition)	Inout	1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Standard Edition)	Inout	1
tx_i2c_avalon_waitrequest	Чыгуу	1	I2C мастеринин Avalon эстутум менен түзүлгөн интерфейстери
tx_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Киргизүү	3
tx_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Киргизүү	8
tx_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Чыгуу	8
tx_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Киргизүү	1
tx_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Киргизүү	1
tx_i2c_irq (Intel Quartus Prime Standard Edition)	Чыгуу	1
tx_ti_i2c_avalon_waitrequest (Intel Quartus Prime Standard Edition)	Чыгуу	1
tx_ti_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Киргизүү	3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Киргизүү	8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Чыгуу	8
уланды…

I2C жана Hot Plug аныктоо сигналдары
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Киргизүү	1
tx_ti_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Киргизүү	1
tx_ti_i2c_irq (Intel Quartus Prime Standard Edition)	Чыгуу	1
hdmi_tx_hpd_n	Киргизүү	1	HDMI TX hotplug интерфейстерди аныктайт
tx_hpd_ack	Киргизүү	1
tx_hpd_req	Чыгуу	1

Таблица 44. Transceiver Arbiter сигналдары

Сигнал	Багыт	Туурасы	Description
clk	Киргизүү	1	Кайра конфигурациялоо сааты. Бул саат бир саатты кайра конфигурациялоону башкаруу блоктору менен бөлүшүүгө тийиш.
баштапкы абалга келтирүү	Киргизүү	1	Сигнал калыбына келтирүү. Бул баштапкы абалга келтирүү кайра конфигурациялоону башкаруу блоктору менен бирдей баштапкы абалга келтирүүнү бөлүшүшү керек.
rx_rcfg_en	Киргизүү	1	RX кайра конфигурациясын иштетүү сигналы
tx_rcfg_en	Киргизүү	1	TX кайра конфигурациясын иштетүү сигналы
rx_rcfg_ch	Киргизүү	2	RX өзөгүндө кайсы канал кайра конфигурацияланарын көрсөтөт. Бул сигнал ар дайым бекем болушу керек.
tx_rcfg_ch	Киргизүү	2	TX өзөгүндө кайсы канал кайра конфигурацияланарын көрсөтөт. Бул сигнал ар дайым бекем болушу керек.
rx_reconfig_mgmt_write	Киргизүү	1	Reconfiguration Avalon-MM интерфейстери RX реконфигурациясын башкаруудан
rx_reconfig_mgmt_read	Киргизүү	1
rx_reconfig_mgmt_address	Киргизүү	10
rx_reconfig_mgmt_writedata	Киргизүү	32
rx_reconfig_mgmt_readdata	Чыгуу	32
rx_reconfig_mgmt_waitrequest	Чыгуу	1
tx_reconfig_mgmt_write	Киргизүү	1	Кайра конфигурациялоо Avalon-MM интерфейстери TX реконфигурациясын башкаруудан
tx_reconfig_mgmt_read	Киргизүү	1
tx_reconfig_mgmt_address	Киргизүү	10
tx_reconfig_mgmt_writedata	Киргизүү	32
tx_reconfig_mgmt_readdata	Чыгуу	32
tx_reconfig_mgmt_waitrequest	Чыгуу	1
reconfig_write	Чыгуу	1	Avalon-MM интерфейстерин трансиверге кайра конфигурациялоо
reconfig_read	Чыгуу	1	Avalon-MM интерфейстерин трансиверге кайра конфигурациялоо
уланды…

Сигнал	Багыт	Туурасы	Description
кайра конфигурациялоо_дареги	Чыгуу	10
reconfig_writedata	Чыгуу	32
rx_reconfig_readdata	Киргизүү	32
rx_reconfig_waitrequest	Киргизүү	1
tx_reconfig_readdata	Киргизүү	1
tx_reconfig_waitrequest	Киргизүү	1
rx_cal_busy	Киргизүү	1	RX трансиверинен калибрлөө абалынын сигналы
tx_cal_busy	Киргизүү	1	TX трансиверинен калибрлөө абалынын сигналы
rx_reconfig_cal_busy	Чыгуу	1	RX трансиверине калибрлөө абалынын сигналы PHY баштапкы абалга келтирилген башкаруу
tx_reconfig_cal_busy	Чыгуу	1	Калибрлөө абалынын сигналы TX трансиверинен PHY баштапкы абалга келтирүүнү башкаруу

Таблица 45. RX-TX шилтемеси сигналдары

Сигнал	Багыт	Туурасы	Description
баштапкы абалга келтирүү	Киргизүү	1	Видео/аудио/жардамчы/ каптал тилкелери FIFO буферине баштапкы абалга келтириңиз.
hdmi_tx_ls_clk	Киргизүү	1	HDMI TX шилтеме ылдамдыгы сааты
hdmi_rx_ls_clk	Киргизүү	1	HDMI RX шилтеме ылдамдыгы сааты
hdmi_tx_vid_clk	Киргизүү	1	HDMI TX видео сааты
hdmi_rx_vid_clk	Киргизүү	1	HDMI RX видео сааты
hdmi_rx_locked	Киргизүү	3	HDMI RX кулпуланган абалын көрсөтөт
hdmi_rx_de	Киргизүү	N	HDMI RX видео интерфейстери Он эмес = саатына символдор
hdmi_rx_hsync	Киргизүү	N
hdmi_rx_vsync	Киргизүү	N
hdmi_rx_data	Киргизүү	N48*
rx_audio_format	Киргизүү	5	HDMI RX аудио интерфейстери
rx_audio_metatadata	Киргизүү	165
rx_audio_info_ai	Киргизүү	48
rx_audio_CTS	Киргизүү	20
rx_audio_N	Киргизүү	20
rx_audio_de	Киргизүү	1
rx_audio_data	Киргизүү	256
rx_gcp	Киргизүү	6	HDMI RX каптал тилкелеринин интерфейстери
rx_info_avi	Киргизүү	112
rx_info_vsi	Киргизүү	61
уланды…

Сигнал	Багыт	Туурасы	Description
rx_aux_eop	Киргизүү	1	HDMI RX көмөкчү интерфейстери
rx_aux_sop	Киргизүү	1
rx_aux_valid	Киргизүү	1
rx_aux_data	Киргизүү	72
hdmi_tx_de	Чыгуу	N	HDMI TX видео интерфейстери Он эмес = саатына символдор
hdmi_tx_hsync	Чыгуу	N
hdmi_tx_vsync	Чыгуу	N
hdmi_tx_data	Чыгуу	N48*
tx_audio_format	Чыгуу	5	HDMI TX аудио интерфейстери
tx_audio_metatata	Чыгуу	165
tx_audio_info_ai	Чыгуу	48
tx_audio_CTS	Чыгуу	20
tx_audio_N	Чыгуу	20
tx_audio_de	Чыгуу	1
tx_audio_data	Чыгуу	256
tx_gcp	Чыгуу	6	HDMI TX каптал тилкелеринин интерфейстери
tx_info_avi	Чыгуу	112
tx_info_vsi	Чыгуу	61
tx_aux_eop	Чыгуу	1	HDMI TX көмөкчү интерфейстери
tx_aux_sop	Чыгуу	1
tx_aux_valid	Чыгуу	1
tx_aux_data	Чыгуу	72
tx_aux_ready	Чыгуу	1

Таблица 46. Платформанын конструктор системасынын сигналдары

Сигнал	Багыт	Туурасы	Description
cpu_clk (Intel Quartus Prime Standard Edition)	Киргизүү	1	CPU сааты
clock_bridge_0_in_clk_clk (Intel Quartus Prime Pro Edition)
cpu_clk_reset_n (Intel Quartus Prime Standard Edition)	Киргизүү	1	CPU баштапкы абалга келтирилди
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connectio n_export	Киргизүү	1	TMDS бит саатынын катышы
өлчөө_pio_external_connection_export	Киргизүү	24	Күтүлгөн TMDS саат жыштыгы
уланды…

Сигнал	Багыт	Туурасы	Description
өлчөө_valid_pio_external_connection_export т	Киргизүү	1	PIO өлчөө жарактуу экенин көрсөтөт
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Киргизүү	1	I2C Master интерфейстери
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Киргизүү	1
i2c_master_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Чыгуу	1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Чыгуу	1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Киргизүү	1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Киргизүү	1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Чыгуу	1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Чыгуу	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_дареги (Intel Quartus Prime Pro Edition)	Чыгуу	3	DDC жана SCDC үчүн I2C Master Avalon эс тутум картасына түшүрүлгөн интерфейстер
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition)	Чыгуу	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition)	Киргизүү	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition)	Чыгуу	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition)	Киргизүү	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition)	Чыгуу	1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Standard Edition)	Чыгуу	3	Bitec кыз картасынын версиясы 2, T11 башкаруусу үчүн I1181C Master Avalon эс тутум картасына түшүрүлгөн интерфейстер
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition)	Чыгуу	1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition)	Киргизүү	32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition)	Чыгуу	32
oc_i2c_master_ti_avalon_anti_slave_waitrequ (Intel Quartus Prime Standard Edition)	Киргизүү	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition)	Чыгуу	1
уланды…

Сигнал	Багыт	Туурасы	Description
edid_ram_access_pio_external_connection_exp ort	Чыгуу	1	EDID RAM кирүү интерфейстери. RX жогору жагындагы EDID RAMга жазгыңыз же андан окугуңуз келгенде edid_ram_access_pio_ external_connection_ экспортун ырастаңыз. EDID RAM мүмкүндүк алуу Avalon-MM кулун Platform Designer'де жогорку деңгээлдеги RX модулдарындагы EDID RAM интерфейсине туташтырыңыз.
edid_ram_slave_translator_address	Чыгуу	8
edid_ram_slave_translator_write	Чыгуу	1
edid_ram_slave_translator_read	Чыгуу	1
edid_ram_slave_translator_readdata	Киргизүү	8
edid_ram_slave_translator_writedata	Чыгуу	8
edid_ram_slave_translator_waitrequest	Киргизүү	1
powerup_cal_done_export (Intel Quartus Prime Pro Edition)	Киргизүү	1	RX PMA кайра конфигурациялоо Avalon эс тутум картасына түшүрүлгөн интерфейстер
rx_pma_cal_busy_export (Intel Quartus Prime Pro Edition)	Киргизүү	1
rx_pma_ch_export (Intel Quartus Prime Pro Edition)	Чыгуу	2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Pro Edition)	Чыгуу	12
rx_pma_rcfg_mgmt_write (Intel Quartus Prime Pro Edition)	Чыгуу	1
rx_pma_rcfg_mgmt_read (Intel Quartus Prime Pro Edition)	Чыгуу	1
rx_pma_rcfg_mgmt_readdata (Intel Quartus Prime Pro Edition)	Киргизүү	32
rx_pma_rcfg_mgmt_writedata (Intel Quartus Prime Pro Edition)	Чыгуу	32
rx_pma_rcfg_mgmt_waitrequest (Intel Quartus Prime Pro Edition)	Киргизүү	1
rx_pma_waitrequest_export (Intel Quartus Prime Pro Edition)	Киргизүү	1
rx_rcfg_en_export (Intel Quartus Prime Pro Edition)	Чыгуу	1
rx_rst_xcvr_export (Intel Quartus Prime Pro Edition)	Чыгуу	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla жана_waitrequest	Киргизүү	1	TX PLL кайра конфигурациялоо Avalon эс тутум картасына түшүрүлгөн интерфейстер
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Чыгуу	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	Чыгуу	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	Чыгуу	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read	Чыгуу	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla жана_readdata	Киргизүү	32
уланды…

Сигнал	Багыт	Туурасы	Description
tx_pll_waitrequest_pio_external_connection_ экспорттоо	Киргизүү	1	TX PLL күтүү суроосу
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	Чыгуу	12	TX PMA кайра конфигурациялоо Avalon эс тутум картасына түшүрүлгөн интерфейстер
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	Чыгуу	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	Чыгуу	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla жана_readdata	Киргизүү	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Чыгуу	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla жана_waitrequest	Киргизүү	1
tx_pma_waitrequest_pio_external_connection_ экспорттоо	Киргизүү	1	TX PMA күтүү суроосу
tx_pma_cal_busy_pio_external_connection_exp ort	Киргизүү	1	TX PMA кайра калибрлөө бош эмес
tx_pma_ch_export	Чыгуу	2	TX PMA каналдары
tx_rcfg_en_pio_external_connection_export	Чыгуу	1	TX PMA кайра конфигурациясын иштетүү
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata	Чыгуу	32	TX IOPLL кайра конфигурациялоо Avalon эс тутум картасына түшүрүлгөн интерфейстер
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata	Киргизүү	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	Киргизүү	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address	Чыгуу	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write	Чыгуу	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	Чыгуу	1
tx_os_pio_external_connection_export	Чыгуу	2	Oversampлинг фактору: • 0: ашыкча болбойтampлинг • 1: 3× ашыкчаampлинг • 2: 4× ашыкчаampлинг • 3: 5× ашыкчаampлинг
tx_rst_pll_pio_external_connection_export	Чыгуу	1	IOPLL жана TX PLLге кайра коюу
tx_rst_xcvr_pio_external_connection_export	Чыгуу	1	TX Native PHYге кайра коюу
wd_timer_resetrequest_reset	Чыгуу	1	Watchdog таймери баштапкы абалга келтирилди
түс_тереңдиги_пио_тышкы_байланыш_экспорту	Киргизүү	2	Түс тереңдиги
tx_hpd_ack_pio_external_connection_export	Чыгуу	1	TX hotplug үчүн кол алышууну аныктайт
tx_hpd_req_pio_external_connection_export	Киргизүү	1	TX hotplug үчүн кол алышууну аныктайт

3.8. RTL параметрлерин долбоорлоо
Дизайнды ыңгайлаштыруу үчүн HDMI TX жана RX Top RTL параметрлерин колдонуңузample.
Дизайн параметрлеринин көбү Design ExampHDMI Intel FPGA IP параметр редакторунун өтмөгү. Сиз мурдагыдай эле дизайнды өзгөртө аласызampсизди жөндөө
RTL параметрлери аркылуу параметр редакторунда жасалган.

Таблица 47. HDMI RX Жогорку Параметрлери

Параметр	Нарк	Description
SUPPORT_DEEP_COLOR	• 0: терең түс жок • 1: Коюу түс	Өзөк терең түс форматтарын коддой аларын аныктайт.
КОЛДОО_ЖАРДАМЧЫ	• 0: AUX жок • 1: AUX	Көмөкчү канал коддоосу камтылганын аныктайт.
SYMBOLS_PER_CLOCK	8	Intel Arria 8 түзмөктөрү үчүн саатына 10 символду колдойт.
SUPPORT_AUDIO	• 0: Аудио жок • 1: Аудио	Негизги аудиону коддой аларын аныктайт.
EDID_RAM_ADDR_WIDTH (Intel Quartus Prime Standard Edition)	8 (Демейки маани)	EDID RAM өлчөмүнүн 2 базалык журналы.
BITEC_DAUGHTER_CARD_REV	• 0: эч кандай Bitec HDMI кызы картасын багытталган эмес • 4: Bitec HDMI кызы картасынын 4-версиясын колдойт • 6: Bitec HDMI кыз картасынын версиясын максаттуу 6 •11: Bitec HDMI кыз картасынын версиясы 11 (демейки)	Колдонулган Bitec HDMI кызы картасын кайра карап чыгууну белгилейт. Ревизияны өзгөрткөндө, дизайн трансивер каналдарын алмаштырып, Bitec HDMI кыз картасынын талаптарына ылайык полярдуулукту тескери алышы мүмкүн. Эгерде сиз BITEC_DAUGHTER_CARD_REV параметрин 0 кылып койсоңуз, дизайн трансивер каналдарына жана полярдуулукка эч кандай өзгөртүүлөрдү киргизбейт.
POLARITY_INVERSION	• 0: Тескери полярдуулук • 1: Уюлдуулукту бурбаңыз	Киргизилген маалыматтардын ар бир битинин маанисин өзгөртүү үчүн бул параметрди 1ге коюңуз. Бул параметрди 1ге коюу 4'b1111 RX трансиверинин rx_polinv портуна дайындайт.

Таблица 48. HDMI TX Жогорку Параметрлери

Параметр	Нарк	Description
USE_FPLL	1	Intel Cyclone® 10 GX түзмөктөрү үчүн гана fPLLди TX PLL катары колдойт. Бул параметрди ар дайым 1ге коюңуз.
SUPPORT_DEEP_COLOR	• 0: терең түс жок • 1: Коюу түс	Өзөк терең түс форматтарын коддой аларын аныктайт.
КОЛДОО_ЖАРДАМЧЫ	• 0: AUX жок • 1: AUX	Көмөкчү канал коддоосу камтылганын аныктайт.
SYMBOLS_PER_CLOCK	8	Intel Arria 8 түзмөктөрү үчүн саатына 10 символду колдойт.
уланды…

Параметр	Нарк	Description
SUPPORT_AUDIO	• 0: Аудио жок • 1: Аудио	Негизги аудиону коддой аларын аныктайт.
BITEC_DAUGHTER_CARD_REV	• 0: эч кандай Bitec HDMI кызы картасын багытталган эмес • 4: Bitec HDMI кызы картасынын 4-версиясын колдойт • 6: Bitec HDMI кыз картасынын версиясын максаттуу 6 • 11: Bitec HDMI кыз картасынын версиясы 11 (демейки)	Колдонулган Bitec HDMI кызы картасын кайра карап чыгууну белгилейт. Ревизияны өзгөрткөндө, дизайн трансивер каналдарын алмаштырып, Bitec HDMI кыз картасынын талаптарына ылайык полярдуулукту тескери алышы мүмкүн. Эгерде сиз BITEC_DAUGHTER_CARD_REV параметрин 0 кылып койсоңуз, дизайн трансивер каналдарына жана полярдуулукка эч кандай өзгөртүүлөрдү киргизбейт.
POLARITY_INVERSION	• 0: Тескери полярдуулук • 1: Уюлдуулукту бурбаңыз	Киргизилген маалыматтардын ар бир битинин маанисин өзгөртүү үчүн бул параметрди 1ге коюңуз. Бул параметрди 1ге коюу TX трансиверинин tx_polinv портуна 4'b1111ди дайындайт.

3.9. Аппараттык камсыздоону орнотуу
HDMI Intel FPGA IP дизайны эксample HDMI 2.0b жөндөмдүү жана стандарттуу HDMI видео агымы үчүн укурук демонстрациясын аткарат.
Аппараттык камсыздоону текшерүү үчүн HDMI иштетилген түзмөктү (мисалы, HDMI интерфейси бар графикалык картаны) Transceiver Native PHY RX блогуна жана HDMI раковинасына туташтырыңыз.
киргизүү.

HDMI раковинасы портту стандарттуу видео агымга чечмелейт жана аны саатты калыбына келтирүүчү өзөккө жөнөтөт.
HDMI RX өзөгү DCFIFO аркылуу HDMI TX өзөгүнө параллелдүү кайра илмек үчүн видео, көмөкчү жана аудио маалыматтарды чечмелейт.
FMC кызы картасынын HDMI булак порту сүрөттү мониторго өткөрүп берет.

Эскертүү:
Эгерде сиз башка Intel FPGA иштеп чыгуу тактасын колдонгуңуз келсе, сиз түзмөк дайындоолорун жана пин дайындоолорун өзгөртүшүңүз керек. Transceiver аналогдук жөндөө Intel Arria 10 FPGA өнүктүрүү комплекти жана Bitec HDMI 2.0 кызы картасы үчүн сыналган. Сиз өзүңүздүн тактаңыздын орнотууларын өзгөртө аласыз.

Таблица 49. Борттогу Push Button жана Колдонуучунун LED функциялары

Баскыч/LED	Функция
cpu_resetn	Системаны баштапкы абалга келтирүү үчүн бир жолу басыңыз.
user_pb[0]	HPD сигналын стандарттуу HDMI булагына которуу үчүн бир жолу басыңыз.
user_pb[1]	• TX өзөгүнө DVI коддолгон сигналды жөнөтүүгө буйрук берүү үчүн басып, кармап туруңуз. • HDMI коддолгон сигналды жөнөтүү үчүн бошотуңуз.
user_pb[2]	• Каптал тилкеси сигналдарынан InfoFrames жөнөтүүнү токтотуу үчүн TX өзөгүнө буйрук берүү үчүн басып, кармап туруңуз. • Капталдагы сигналдардан InfoFrames жөнөтүүнү улантуу үчүн бошотуңуз.
USER_LED[0]	RX HDMI PLL кулпу абалы. • 0 = Кулпусу ачылган • 1 = Кулпуланган
USER_LED[1]	RX трансиверинин даяр абалы.
уланды…

Баскыч/LED	Функция
	• 0 = Даяр эмес • 1 = Даяр
USER_LED[2]	RX HDMI негизги кулпу абалы. • 0 = Кеминде 1 каналдын кулпусу ачылды • 1 = Бардык 3 канал кулпуланган
USER_LED[3]	RX ашыкчаampлинг статусу. • 0 = Ашыкча эмесampled (Intel Arria 1,000 түзмөгүндө маалымат ылдамдыгы > 10 Мбит/сек) • 1 = АшыкчаampLED (Intel Arria 100 түзмөгүндө маалымат ылдамдыгы < 10 Мбит/сек)
USER_LED[4]	TX HDMI PLL кулпу абалы. • 0 = Кулпусу ачылган • 1 = Кулпуланган
USER_LED[5]	TX трансиверинин даяр абалы. • 0 = Даяр эмес • 1 = Даяр
USER_LED[6]	TX transceiver PLL кулпу абалы. • 0 = Кулпусу ачылган • 1 = Кулпуланган
USER_LED[7]	TX аштыampлинг статусу. • 0 = Ашыкча эмесampled (Intel Arria 1,000 түзмөгүндө маалымат ылдамдыгы > 10 Мбит/сек) • 1 = АшыкчаampLED (Intel Arria 1,000 түзмөгүндө маалымат ылдамдыгы < 10 Мбит/сек)

3.10. Simulation Testbench
Симуляциялык тестирлөө HDMI TX сериялык циклин RX өзөгүнө окшоштурат.
Эскертүү:
Бул симуляциялык тестирлөө Include I2C параметри иштетилген конструкциялар үчүн колдоого алынбайт.

3. HDMI 2.0 Дизайн Example (Колдоо FRL = 0)
683156 | 2022.12.27
Сүрөт 28. HDMI Intel FPGA IP Simulation Testbench блок диаграммасы

Таблица 50. Testbench компоненттери

Компонент	Description
Видео TPG	Видео тест үлгү генератору (TPG) видео стимул берет.
Аудио С.ample Gen	Аудио сample генератор аудио с менен камсыз кылатample стимул. Генератор аудио каналы аркылуу берилүүчү тесттик маалымат үлгүсүн жогорулатат.
Aux Sample Gen	жардамчы сampле генератор жардамчы с менен камсыз кылатample стимул. Генератор өткөргүчтөн берилүүчү туруктуу маалыматтарды жаратат.
CRC текшерүү	Бул текшергич TX трансиверинин калыбына келтирилген саат жыштыгы керектүү маалымат ылдамдыгына дал келерин текшерет.
Аудио маалыматтарды текшерүү	Аудио маалыматтарын текшерүү кошумча тесттик маалымат үлгүсү туура кабыл алынганын жана декоддолгондугун салыштырат.
Aux маалыматтарды текшерүү	Aux берилиштерин текшерүү күтүлгөн жардамчы маалыматтар кабыл алуучу тарапта туура кабыл алынганын жана чечмеленгендигин салыштырат.

HDMI симуляция сынагында төмөнкү текшерүү тесттерин аткарат:

HDMI өзгөчөлүгү	Текшерүү
Видео маалыматтар	• Testbench видеону киргизүү жана чыгаруу боюнча CRC текшерүүсүн ишке ашырат. • Ал алынган видеомаалыматтарда эсептелген CRC менен берилген маалыматтардын CRC маанисин текшерет. • Testbench анда текшерүүнү кабыл алгычтан 4 туруктуу V-SYNC сигналдарын тапкандан кийин жүргүзөт.
Көмөкчү маалыматтар	• жардамчы сample генератор өткөргүчтөн бериле турган туруктуу маалыматтарды жаратат. • Кабыл алуучу тарапта генератор күтүлгөн көмөкчү маалыматтар туура кабыл алынганын жана декоддолгондугун салыштырат.
Аудио маалыматтар	• Аудио сample генератор аудио каналы аркылуу берилүүчү кошумча тесттик маалымат үлгүсүн жаратат. • Кабыл алуучу тарапта, аудио маалыматтарды текшергич кошумча тесттик маалымат үлгүсү туура кабыл алынганын жана декоддолгондугун текшерет жана салыштырат.

Таблица 51. HDMI Intel FPGA IP Дизайн ExampКолдоого алынган симуляторлор

Симулятор	Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	Ооба	Ооба
VCS/VCS MX	Ооба	Ооба
Riviera-PRO	Ооба	Ооба
Xcelium Parallel	Ооба	Жок

3.11. Дизайныңызды өркүндөтүү
Таблица 52. HDMI Дизайн Example Мурунку Intel Quartus Prime Pro Edition программалык камсыздоо версиясы менен шайкештик

Дизайн Example Variant	Intel Quartus Prime Pro Edition 20.3 жаңыртуу мүмкүнчүлүгү
HDMI 2.0 Дизайн Example (Колдоо FRL = 0)	Жок

Ар кандай шайкеш келбеген дизайн үчүн эксamples, сиз төмөнкүлөрдү кылышыңыз керек:

Жаңы дизайн эксample азыркы Intel Quartus Prime Pro Edition программалык версиясында учурдагы дизайныңыздын бирдей конфигурацияларын колдонуу менен.
Бүт дизайнды салыштырыңызampдизайн менен каталог эксample мурунку Intel Quartus Prime Pro Edition программалык версиясын колдонуу менен түзүлгөн. Табылган өзгөрүүлөрдүн үстүнөн порт.

HDCP Over HDMI 2.0/2.1 Дизайн Example

HDCP үстүнөн HDMI аппараттык дизайны эксample HDCP өзгөчөлүгүнүн функционалдуулугун баалоого жардам берет жана бул функцияны Intel Arria 10 үлгүлөрүңүздө колдонууга мүмкүнчүлүк берет.
Эскертүү:
HDCP өзгөчөлүгү Intel Quartus Prime Pro Edition программасына камтылган эмес. HDCP өзгөчөлүгүнө жетүү үчүн Intel менен байланышыңыз https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. Жогорку өткөрүү жөндөмдүүлүгүнө ээ санарип мазмунду коргоо (HDCP)
Жогорку өткөрүү жөндөмдүүлүгүнө ээ санариптик мазмунду коргоо (HDCP) булак менен дисплейдин ортосунда коопсуз байланыш түзүү үчүн санариптик укуктарды коргоонун бир түрү.
Intel Digital Content Protection LLC тобу тарабынан лицензияланган оригиналдуу технологияны жараткан. HDCP - аудио/видео агымы өткөргүч менен кабыл алгычтын ортосунда шифрленген көчүрмөнү коргоо ыкмасы, аны мыйзамсыз көчүрүүдөн коргойт.
HDCP өзгөчөлүктөрү HDCP спецификациясынын 1.4 версиясына жана HDCP спецификациясынын 2.3 версиясына туура келет.
HDCP 1.4 жана HDCP 2.3 IPs бардык эсептөөлөрдү аппараттык негизги логиканын ичинде аткарат, эч кандай купуя маанилер (мисалы, купуя ачкыч жана сеанс ачкычы) шифрленген IP тышынан жеткиликтүү.

Таблица 53. HDCP IP функциялары

HDCP IP	Функциялар
HDCP 1.4 IP	• Аутентификация алмашуу — Башкы ачкычты эсептөө (Км) — Кокус Андын жаралышы — Сеанс ачкычын эсептөө (Ks), M0 жана R0. • Кайталоочу менен аутентификация — V жана V' эсептөө жана текшерүү • Шилтеменин бүтүндүгүн текшерүү — кадр ачкычын эсептөө (Ki), Mi жана Ri.
уланды…

Intel корпорациясы. Бардык укуктар корголгон. Intel, Intel логотиби жана башка Intel белгилери Intel корпорациясынын же анын туунду компанияларынын соода белгилери болуп саналат. Intel өзүнүн FPGA жана жарым өткөргүч өнүмдөрүн Intelдин стандарттык гарантиясына ылайык учурдагы спецификацияларга кепилдик берет, бирок каалаган убакта эскертүүсүз каалаган өнүмгө жана кызматтарга өзгөртүү киргизүү укугун өзүнө калтырат. Intel бул жерде сүрөттөлгөн кандайдыр бир маалыматты, продуктуну же кызматты колдонуудан же колдонуудан келип чыккан эч кандай жоопкерчиликти же жоопкерчиликти өзүнө албайт, Intel тарабынан жазуу жүзүндө ачык макулдашылгандан башка учурларда. Intel кардарларына жарыяланган маалыматка таянардан мурун жана өнүмдөр же кызматтарга буйрутма берүүдөн мурун түзмөктүн спецификацияларынын акыркы версиясын алуу сунушталат.
*Башка ысымдар жана бренддер башкалардын менчиги катары талап кылынышы мүмкүн.

ISO
9001:2015
Катталган

HDCP IP	Функциялар
	• Бардык шифр режимдери, анын ичинде hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher жана hdcpRngCipher • Түпнуска шифрлөө абалынын сигналы (DVI) жана өркүндөтүлгөн шифрлөө абалынын сигналы (HDMI) • Чыныгы кокус сандар генератору (TRNG) — Аппараттык камсыздоого негизделген, толук санариптик ишке ашыруу жана детерминисттик эмес кокустук сандар генератору
HDCP 2.3 IP	• Башкы ачкыч (км), сессия ачкычы (ks) жана бир жолу эмес (rn, riv) муун — NIST.SP800-90A кокус сандарды генерациялоого ылайыктуу • Аутентификация жана ачкыч алмашуу — NIST.SP800-90A кокус сандарды генерациялоого ылайыктуу rtx жана rrx үчүн кокус сандарды түзүү — DCP ачык ачкычын (kpubdcp) колдонуу менен алуучунун сертификатынын кол тамгасын текшерүү (certrx) — 3072 бит RSASSA-PKCS#1 v1.5 — RSAES-OAEP (PKCS#1 v2.1) Шифрлөө жана Башкы ачкычтын шифрлөө (км) — AES-CTR режимин колдонуу менен kd (dkey0, dkey1) чыгаруу — H жана H'ди эсептөө жана текшерүү — Эх(км) жана км (жупташтыруу) эсептөөлөрү • Кайталоочу менен аутентификация — V жана V' эсептөө жана текшерүү — М жана М' эсептөө жана текшерүү • Системанын жаңылануу мүмкүнчүлүгү (SRM) — kpubdcp аркылуу SRM кол тамгасын текшерүү — 3072 бит RSASSA-PKCS#1 v1.5 • Сеанс ачкычын алмашуу • Edkey(ks) жана rivди түзүү жана эсептөө. • AES-CTR режимин колдонуу менен dkey2 чыгаруу • Жергиликтүү текшерүү — L жана L'ди эсептөө жана текшерүү — бир жолу эмес муун (rn) • Маалымат агымын башкаруу — AES-CTR режимине негизделген ачкыч агымын түзүү • Асимметриялык крипто алгоритмдер — RSA модулунун узундугу 1024 (kpubrx) жана 3072 (kpubdcp) бит — RSA-CRT (Кытай калдыгы теоремасы) модулунун узундугу 512 (kprivrx) бит жана көрсөткүчтүн узундугу 512 (kprivrx) бит менен • Төмөн деңгээлдеги криптографиялык функция — Симметриялык крипто алгоритмдер • 128 бит ачкыч узундугу менен AES-CTR режими — Хэш, MGF жана HMAC алгоритмдери • SHA256 • HMAC-SHA256 • MGF1-SHA256 - Чыныгы кокус сандар генератору (TRNG) • NIST.SP800-90A ылайыктуу • Аппараттык жабдыкка негизделген, толук санариптик ишке ашыруу жана детерминисттик эмес кокустук сандар генератору

4.1.1. HDCP Over HDMI Design Example Architecture
HDCP өзгөчөлүгү берилиштерди коргойт, анткени маалыматтар HDMI же башка HDCP менен корголгон санарип интерфейстери аркылуу туташтырылган түзмөктөрдүн ортосунда өткөрүлөт.
HDCP менен корголгон системалар түзмөктөрдүн үч түрүн камтыйт:

4. HDCP Over HDMI 2.0/2.1 Дизайн Example
683156 | 2022.12.27
• Булактар (TX)
• Раковиналар (RX)
• Repeaters
Бул дизайн эксample HDCP системасын кайталоочу түзүлүштө көрсөтөт, анда ал маалыматтарды кабыл алат, шифрди чечет, андан кийин маалыматтарды кайра шифрлейт жана акырында маалыматтарды кайра өткөрүп берет. Репитерлерде HDMI кириштери да, чыгыштары да бар. Бул HDMI раковинасы менен булактын ортосунда түз HDMI видео агымын өткөрүү үчүн FIFO буферлерин ишке киргизет. Ал FIFO буферлерин Video жана Image Processing (VIP) Suite IP өзөктөрү менен алмаштыруу аркылуу видеолорду жогоркураак резолюция форматына айландыруу сыяктуу кээ бир сигналдарды иштетиши мүмкүн.

Сүрөт 29. HDCP Over HDMI Design Example Block Diagram

Дизайндын архитектурасы жөнүндө төмөнкү сүрөттөмөлөр эксample HDMI дизайны боюнча HDCP'ге туура келет эксample блок диаграммасы. SUPPORT FRL = 1 болгондо же
HDCP БАШКАРУУСУ КОЛДОО = 1, дизайн эксampиерархиясы 29-беттеги 95-сүрөттөн бир аз айырмаланат, бирок HDCP функцияларынын негизгиси
бирдей.

HDCP1x жана HDCP2x HDMI Intel FPGA IP параметр редактору аркылуу жеткиликтүү IP болуп саналат. Параметрлер редакторунда HDMI IP конфигурациялаганыңызда, сиз HDCP1x же HDCP2x же эки IPди подсистеманын бир бөлүгү катары иштетип, кошо аласыз. HDCP IP экөө тең иштетилгенде, HDMI IP каскад топологиясында конфигурацияланат, мында HDCP2x жана HDCP1x IP бири-бирине туташып турат.
• HDMI TXтин HDCP чыгуу интерфейси шифрленбеген аудио видео маалыматтарды жөнөтөт.
• Шифрленбеген маалыматтар активдүү HDCP блогу тарабынан шифрленет жана шилтеме аркылуу өткөрүү үчүн HDCP Ingress интерфейси аркылуу HDMI TXке кайра жөнөтүлөт.
• Аутентификациянын башкы контроллери катары CPU подсистемасы HDCP TX IPлеринин бирөө гана каалаган убакта активдүү, ал эми экинчиси пассивдүү болушун камсыздайт.
• Ошо сыяктуу эле, HDCP RX тышкы HDCP TXден шилтеме аркылуу алынган маалыматтарды чечмелейт.

Сиз HDCP IP'лерин Digital Content Protection (DCP) чыгарылган өндүрүш ачкычтары менен программалашыңыз керек. Төмөнкү баскычтарды жүктөңүз:
Таблица 54. DCP тарабынан чыгарылган Өндүрүш ачкычтары

HDCP	TX/RX	Ачкычтар
HDCP2x	TX	16 байт: Глобалдык туруктуу (lc128)
HDCP2x	RX	• 16 байт (TX сыяктуу): Глобалдык туруктуу (lc128) • 320 байт: RSA жеке ачкычы (kprivrx) • 522 байт: RSA ачык ачкычынын сертификаты (certrx)
HDCP1x	TX	• 5 байт: TX ачкычын тандоо вектору (Aksv) • 280 байт: TX Private Device Keys (Akeys)
HDCP1x	RX	• 5 байт: RX ачкыч тандоо вектору (Bksv) • 280 байт: RX Private Device Keys (Bkeys)

Дизайн эксample негизги эс тутумдарды жөнөкөй кош порт, кош сааттык синхрондук оперативдик эс катары ишке ашырат. HDCP2x TX сыяктуу кичинекей ачкыч өлчөмү үчүн, IP регулярдуу логикада регистрлерди колдонуу менен негизги эстутумду ишке ашырат.
Эскертүү: Intel HDCP өндүрүш ачкычтарын эски дизайн менен камсыз кылбайтample же Intel FPGA IP ар кандай жагдайларда. HDCP IP же дизайнды колдонуу үчүнample, сиз HDCP кабыл алуучу болуп, өндүрүш ачкычтарын түздөн-түз Digital Content Protection LLC (DCP)ден сатып алышыңыз керек.
Дизайн эксample, сиз же негизги эстутумду түзөтөсүз files өндүрүш ачкычтарын камтуу үчүн компиляция убагында же тышкы сактагыч түзмөгүнөн өндүрүш ачкычтарын коопсуз окуу жана аларды иштөө учурунда негизги эс тутумдарга жазуу үчүн логикалык блокторду ишке ашыруу.

HDCP2x IPде ишке ашырылган криптографиялык функцияларды 200 МГцге чейинки каалаган жыштык менен сааттай аласыз. Бул сааттын жыштыгы канчалык ылдамдыгын аныктайт
HDCP2x аутентификациясы иштейт. Nios II процессору үчүн колдонулган 100 МГц саатты бөлүшүүнү тандасаңыз болот, бирок аутентификациянын кечигүү мөөнөтү 200 МГц саатты колдонууга салыштырмалуу эки эсеге көбөйөт.
HDCP TX жана HDCP RX ортосунда алмашуу керек болгон маанилер HDCP-дин HDMI DDC интерфейси (I2 C сериялык интерфейси) аркылуу байланышат.
корголгон интерфейс. HDCP RX колдогон ар бир шилтеме үчүн I2C шинасында логикалык түзүлүштү көрсөтүшү керек. I2C кулу HDCP порту үчүн 0x74 түзмөк дареги менен кайталанат. Ал HDCP2x жана HDCP1x RX IPлеринин HDCP регистр портун (Avalon-MM) башкарат.
HDMI TX RXден EDIDди окуу жана HDMI 2.0 иштеши үчүн зарыл болгон SCDC берилиштерин RXге өткөрүү үчүн IC мастерин колдонот. Nios II процессору башкарган ошол эле I2C мастери TX жана RX ортосунда HDCP билдирүүлөрүн өткөрүү үчүн да колдонулат. I2C мастери CPU подсистемасына кыналган.
Nios II процессору аутентификация протоколунда мастер катары иштейт жана HDCP2x жана HDCP1x TX экөөнүн тең башкаруу жана статус регистрлерин (Avalon-MM) башкарат.
IPs. Программанын драйверлери аутентификация протоколунун мамлекеттик машинасын ишке ашырат, анын ичинде сертификаттын кол тамгасын текшерүү, башкы ачкыч алмашуу, локацияны текшерүү, сеанс ачкычын алмашуу, жупташтыруу, шилтеме бүтүндүгүн текшерүү (HDCP1x) жана топология маалыматын жайылтуу жана агымды башкаруу маалыматын жайылтуу сыяктуу кайталагычтар менен аутентификация. Программанын драйверлери аутентификация протоколу талап кылган криптографиялык функциялардын бирин да аткарышпайт. Анын ордуна, HDCP IP аппараттык бардык криптографиялык функцияларды ишке ашырат жана эч кандай жашыруун баалуулуктарга кирүүгө болбойт.
7. Топология маалыматын агым боюнча жайылтуу талап кылынган чыныгы кайталоочу демонстрацияда, Nios II процессору HDCP2x жана HDCP1x RX IPлеринин тең Repeater Message Port (Avalon-MM) кыймылдатат. Nios II процессору RX REPEATER битин 0гө чейин тазалайт, ал ылдый агым HDCP мүмкүн эмес экенин аныктаганда же ылдый агым кошулбаганда. Төмөн агым байланышы жок болсо, RX системасы азыр кайталоочу эмес, акыркы чекиттик кабыл алгыч болуп саналат. Тескерисинче, Nios II процессору ылдый агымдын HDCP-жөндөмдүү экенин аныктаганда RX REPEATER битин 1ге коет.

4.2. Nios II процессорунун программалык агымы
Nios II программалык схемасы HDMI тиркемесинин HDCP аутентификациясын башкарууну камтыйт.
30-сүрөт. Nios II процессордук программалык камсыздоонун блок-схемасы

Nios II программасы HDMI TX PLL, TX transceiver PHY, I2C мастер жана тышкы TI таймерди инициализациялайт жана баштапкы абалга келтирет.
Nios II программалык камсыздоосу RX ылдамдыгын аныктоо схемасынан мезгил-мезгили менен ылдамдыкты аныктоо жарактуу сигналын сурамжылап, видеонун чечилиши өзгөргөнүн жана TX реконфигурациясынын талап кылынарын аныктоо үчүн. Программа ошондой эле TX hot-plug окуясы болгон-болбогонун аныктоо үчүн TX hot-plug аныктоо сигналын сурайт.
RX ылдамдыгын аныктоо схемасынан жарактуу сигнал алынганда, Nios II программасы SCDC жана сааттын тереңдигинин маанилерин HDMI RXтен окуйт жана HDMI TX PLL жана трансивер PHY реконфигурациясынын талап кылынарын аныктоо үчүн аныкталган ылдамдыктын негизинде саат жыштык тилкесин алат. TX кайра конфигурациялоо талап кылынса, Nios II программасы I2C мастерине SCDC маанисин тышкы RXге жөнөтүүнү буйруйт. Андан кийин ал HDMI TX PLL жана TX трансиверлерин кайра конфигурациялоого буйрук берет
PHY, андан кийин түзмөктү кайра калибрлөө жана ырааттуулукту баштапкы абалга келтирүү. Эгерде ылдамдык өзгөрбөсө, TX кайра конфигурациялоо же HDCP кайра аутентификациясы талап кылынбайт.
TX hot-plug окуясы болгондо, Nios II программасы I2C мастерине SCDC маанисин тышкы RXге жөнөтүүнү буйруйт, андан кийин RXден EDID окуйт
жана ички EDID RAM жаңыртыңыз. Андан кийин программалык камсыздоо EDID маалыматын жогорку агымга таратат.
Nios II программалык камсыздоосу HDCP ишин I2C мастерине төмөнкү агымдын HDCP жөндөмдүүлүгүн аныктоо үчүн тышкы RXден 0x50 офсетти окууга буйрук берүү менен баштайт, же
болбосо:
• Кайтарылган HDCP2Version мааниси 1 болсо, ылдый агым HDCP2xкап болот.
• Эгер бүт 0x50 окууларынын кайтарылган мааниси 0 болсо, төмөнкү агым HDCP1x жөндөмдүү.
• Эгерде бүтүндөй 0x50 окууларынын кайтарылган мааниси 1 болсо, ылдый агым HDCP-жөндөмдүү эмес же жигердүү эмес.
• Эгерде ылдый агым мурда HDCP-жөндөмдүү эмес же жигердүү эмес болсо, бирок учурда HDCP-жөндөмдүү болсо, программа RX азыр кайталоочу экенин көрсөтүү үчүн жогорудагы кайталагычтын (RX) REPEATER битин 1ге орнотот.
• Эгерде ылдый агым мурда HDCP-жөндөмдүү болсо, бирок учурда HDCP жөндөмсүз же жигердүү эмес болсо, программа RX азыр акыркы чекит кабыл алуучу экенин көрсөтүү үчүн REPEATER битти 0гө орнотот.
Программалык камсыздоо HDCP2x аутентификация протоколун демилгелейт, ага RX сертификатынын кол тамгасын текшерүү, башкы ачкыч алмашуу, жерди текшерүү, сеанс ачкычын алмашуу, жупташтыруу, топология маалыматын жайылтуу сыяктуу кайталагычтар менен аутентификация кирет.
Аутентификацияланган абалда болгондо, Nios II программалык камсыздоосу I2C мастерине RxStatus реестрин тышкы RXден сурамжылоону буйруйт жана программа REAUTH_REQ битинин коюлганын аныктаса, ал кайра аутентификацияны баштайт жана TX шифрлөөсүн өчүрөт.
Төмөнкү агым кайталоочу болуп, RxStatus регистринин READY бити 1ге коюлганда, бул адатта ылдыйкы топология өзгөргөнүн көрсөтөт. Ошентип, Nios II программасы I2C мастерине ReceiverID_Listти ылдый жактан окуп, тизмени текшерүүнү буйруйт. Эгерде тизме жарактуу болсо жана топологияда ката табылбаса, программалык камсыздоо Content Stream Management модулуна өтөт. Болбосо, ал кайра аутентификацияны баштайт жана TX шифрлөөсүн өчүрөт.
Nios II программалык камсыздоосу ReceiverID_List жана RxInfo маанилерин даярдап, андан кийин кайталоочу жогорудагы (RX) Avalon-MM Repeater Message портуна жазат. Андан кийин RX тизмени тышкы TX (жогорку агым) таратат.
Бул учурда аутентификация аяктады. Программа TX шифрлөө мүмкүнчүлүгүн берет.
Программалык камсыздоо HDCP1x аутентификация протоколун баштайт, ал ачкыч алмашууну жана кайталагычтар менен аутентификацияны камтыйт.
Nios II программалык камсыздоосу тышкы RX (төмөн агым) жана HDCP1x TX'ден Ri' жана Riди окуу жана салыштыруу аркылуу шилтеменин бүтүндүгүн текшерет. Эгерде баалуулуктар
дал келбесе, бул синхрондоштуруунун жоголушун көрсөтүп турат жана программа кайра аутентификацияны баштап, TX шифрлөөсүн өчүрөт.
Эгерде ылдый агым кайталоочу болсо жана Bcaps регистринин READY бити 1ге коюлса, бул адатта ылдыйкы топологиянын өзгөргөнүн көрсөтөт. Ошентип, Nios II программалык камсыздоосу I2C мастерине ылдый жактан KSV тизменин маанисин окуп, тизмени текшерүүнү буйруйт. Эгерде тизме жарактуу болсо жана эч кандай топология катасы табылбаса, программалык камсыздоо KSV тизмесин жана Bstatus маанисин даярдайт жана ретранслятордун (RX) Avalon-MM Repeater Message портуна жазат. Андан кийин RX тизмени тышкы TX (жогорку агым) таратат. Болбосо, ал кайра аутентификацияны баштайт жана TX шифрлөөсүн өчүрөт.

4.3. Design Walkthrough
HDMI дизайны боюнча HDCPди орнотуу жана иштетүүampле беш сден туратtages.

Аппаратты орнотуңуз.
Дизайнды түзүү.
HDCP ачкыч эс тутумун түзөтүңүз fileHDCP өндүрүш ачкычтарыңызды камтуу үчүн.
а. Жөнөкөй HDCP өндүрүш ачкычтарын FPGAде сактаңыз (HDCP ачкыч башкаруусун колдоо = 0)
б. Шифрленген HDCP өндүрүш ачкычтарын тышкы флэш эстутумда же EEPROMда сактаңыз (HDCP ачкыч башкаруусун колдоо = 1)
Дизайнды түзүңүз.
View натыйжалар.

4.3.1. Аппараттык камсыздоону орнотуу
Биринчи сtagдемонстрациянын е аппаратурасын орнотуу.
SUPPORT FRL = 0 болгондо, демонстрация үчүн жабдыкты орнотуу үчүн бул кадамдарды аткарыңыз:

Bitec HDMI 2.0 FMC кыз картасын (11-ревизия) FMC портунун B аркылуу Arria 10 GX иштеп чыгуу комплектине туташтырыңыз.
USB кабелин колдонуп, Arria 10 GX иштеп чыгуу комплектин компьютериңизге туташтырыңыз.
Bitec HDMI 2.0 FMC кызы картасындагы HDMI RX туташтыргычынан HDMI кабелин HDMI чыгышы бар графикалык карта сыяктуу HDCP иштетилген HDMI түзмөгүнө туташтырыңыз.
Bitec HDMI 2.0 FMC кыз картасындагы HDMI TX туташтыргычынан башка HDMI кабелин HDMI кириши бар сыналгы сыяктуу HDCP иштетилген HDMI түзмөгүнө туташтырыңыз.

SUPPORT FRL = 1 болгондо, жабдыкты орнотуу үчүн бул кадамдарды аткарыңыз демонстрация:

Bitec HDMI 2.1 FMC кыз картасын (Ревизия 9) FMC B портундагы Arria 10 GX иштеп чыгуу комплектине туташтырыңыз.
USB кабелин колдонуп, Arria 10 GX иштеп чыгуу комплектин компьютериңизге туташтырыңыз.
Bitec HDMI 2.1 FMC кыз картасындагы HDMI RX туташтыргычынан HDMI 3 Категория 2.1 кабелдерин HDCP иштетилген HDMI 2.1 булагына туташтырыңыз, мисалы Quantum Data 980 48G Generator.
Bitec HDMI 2.1 FMC кыз картасындагы HDMI TX туташтыргычынан башка HDMI 3 Категория 2.1 кабелдерин HDCP иштетилген HDMI 2.1 раковинасына туташтырыңыз, мисалы,
Quantum Data 980 48G Analyzer.

4.3.2. Дизайн түзүү
Аппараттык жабдыктарды орноткондон кийин, дизайнды түзүү керек.
Баштоодон мурун, Intel Quartus Prime Pro Edition программасына HDCP өзгөчөлүгүн орнотуңуз.

Tools ➤ IP каталогун чыкылдатыңыз жана максаттуу түзмөк үй-бүлөсү катары Intel Arria 10 тандаңыз.
Эскертүү: HDCP дизайны мурункуample Intel Arria 10 жана Intel Stratix® 10 түзмөктөрүн гана колдойт.
IP каталогунан HDMI Intel FPGA IPди таап, эки жолу чыкылдатыңыз. Жаңы IP вариация терезеси пайда болот.
Ыңгайлаштырылган IP вариацияңыз үчүн жогорку деңгээлдеги атын көрсөтүңүз. Параметрлердин редактору IP вариация орнотууларын а ичинде сактайт file аталган .qsys же .ip.
OK басыңыз. Параметр редактору пайда болот.
IP өтмөгүндө TX жана RX үчүн керектүү параметрлерди конфигурациялаңыз.
HDCP дизайнын түзүү үчүн колдоо HDCP 1.4 же колдоо HDCP 2.3 параметрин күйгүзүңүз.ample.
HDCP өндүрүш ачкычын шифрленген форматта тышкы флеш эстутумда же EEPROMда сактагыңыз келсе, HDCP ачкычын башкаруу параметрин күйгүзүңүз. Болбосо, HDCP өндүрүш ачкычын FPGAда жөнөкөй форматта сактоо үчүн HDCP ачкычын башкаруу параметрин өчүрүңүз.
Дизайн боюнча Exampөтмөктө, Arria 10 HDMI RX-TX Retransmit тандаңыз.
Аппараттык дизайнды түзүү үчүн Синтезди тандаңызample.
Generate үчүн File Формат, Verilog же VHDL тандаңыз.
Максаттуу өнүктүрүү комплекти үчүн Arria 10 GX FPGA өнүктүрүү комплектин тандаңыз. Эгер сиз иштеп чыгуу комплектин тандасаңыз, анда максаттуу аппарат (4-кадамда тандалган) иштеп чыгуу комплектиндеги түзмөккө дал келүү үчүн өзгөрөт. Arria 10 GX FPGA өнүктүрүү комплекти үчүн демейки түзмөк 10AX115S2F45I1SG болуп саналат.
Ex Generate чыкылдатыңызample Долбоорду түзүү үчүн Дизайн files жана программалык камсыздоонун Аткарылуучу жана шилтемелөө форматы (ELF) программалоосу file.

4.3.3. HDCP өндүрүш ачкычтарын кошуңуз
4.3.3.1. Жөнөкөй HDCP өндүрүш ачкычтарын FPGAда сактаңыз (HDCP ачкычын колдоо Башкаруу = 0)
Дизайнды түзгөндөн кийин, HDCP ачкыч эстутумун түзөтүңүз fileөндүрүш ачкычтарыңызды кошуу үчүн.
Өндүрүш ачкычтарын кошуу үчүн, бул кадамдарды аткарыңыз.

Төмөнкү негизги эстутумду табыңыз fileс ичинде /rtl/hdcp/ каталогу:
• hdcp2x_tx_kmem.v
• hdcp2x_rx_kmem.v
• hdcp1x_tx_kmem.v
• hdcp1x_rx_kmem.v
hdcp2x_rx_kmem.v ачыңыз file жана мурунтан көрсөтүлгөн факсимилдик R1 ачкычын табыңыз Алуучунун Коомдук сертификаты жана RX Private Key жана Global Constant үчүн мурунку сүрөттө көрсөтүлгөндөй.ampтөмөндө.
31-сүрөт. Алуучунун жалпы сертификаты үчүн R1 факсимилдик ачкычынын зымдары
32-сүрөт. RX Private Key жана Global Constant үчүн факсимилдик ачкыч R1 зым массиви
Өндүрүштүк ачкычтар үчүн толтургучту табыңыз жана чоң Эндиан форматындагы тиешелүү зым массивиндеги өз өндүрүш ачкычтарыңыз менен алмаштырыңыз.
33-сүрөт. HDCP өндүрүш ачкычтарынын зым массиви (орн кармоочу)
Калган негизги эстутум үчүн 3-кадамды кайталаңыз fileс. Өндүрүштүк ачкычтарыңызды бардык негизги эстутумга кошуп бүткөндөн кийин files, USE_FACSIMILE параметри дизайнда 0 болуп коюлганын текшериңизampжогорку деңгээлде file (a10_hdmi2_demo.v)

4.3.3.1.1. DCP ачкычынан HDCP ачкычынын картасы Files
Кийинки бөлүмдөр DCP ачкычында сакталган HDCP өндүрүш ачкычтарынын картасын сүрөттөйт fileлар HDCP кмеминин зым массивине files.
4.3.3.1.2. hdcp1x_tx_kmem.v жана hdcp1x_rx_kmem.v files
hdcp1x_tx_kmem.v жана hdcp1x_rx_kmem.v үчүн files

Бул экөө fileлар бирдей форматты бөлүшүп жатышат.
Туура HDCP1 TX DCP ачкычын аныктоо үчүн file hdcp1x_tx_kmem.v үчүн, файлдын биринчи 4 байт экенин текшериңиз file "0x01, 0x00, 0x00, 0x00" болуп саналат.
Туура HDCP1 RX DCP ачкычын аныктоо үчүн file hdcp1x_rx_kmem.v үчүн, биринчи 4 байтты текшериңиз file "0x02, 0x00, 0x00, 0x00" болуп саналат.
DCP ачкычындагы баскычтар fileлар аз-эндиан форматында. кмемде колдонууга fileс, сиз аларды чоң-эндианга айландырышыңыз керек.

34-сүрөт. HDCP1 TX DCP ачкычынын байт картасы file hdcp1x_tx_kmem.vге

Эскертүү:
Байт саны төмөнкү форматта көрсөтүлөт:

Байттардагы ачкычтын өлчөмү * ачкыч саны + учурдагы саптагы байт саны + туруктуу офсет + байттагы саптын өлчөмү * саптын номери.
308*n ар бир ачкыч топтому 308 байт бар экенин көрсөтүп турат.
7*y ар бир сапта 7 байт бар экенин көрсөтүп турат.

Сүрөт 35. HDCP1 TX DCP ачкычы file керексиз баалуулуктар менен толтуруу

36-сүрөт. hdcp1x_tx_kmem.v зымдарынын массивдери
Example of hdcp1x_tx_kmem.v жана анын зым массивдери мурункуга кантип карталанатampHDCP1 TX DCP ачкычынын le file 35-беттеги 105-сүрөттө.

4.3.3.1.3. hdcp2x_rx_kmem.v file
hdcp2x_rx_kmem.v үчүн file

Туура HDCP2 RX DCP ачкычын аныктоо үчүн file hdcp2x_rx_kmem.v үчүн, биринчи 4 байтты текшериңиз file "0x00, 0x00, 0x00, 0x02" болуп саналат.
DCP ачкычындагы баскычтар fileлар аз-эндиан форматында.

37-сүрөт. HDCP2 RX DCP ачкычынан байт картасы file hdcp2x_rx_kmem.vге
Төмөндөгү сүрөттө HDCP2 RX DCP ачкычынын так байт картасы көрсөтүлгөн file hdcp2x_rx_kmem.vге.

Эскертүү:
Байт саны төмөнкү форматта көрсөтүлөт:

Байттардагы ачкычтын өлчөмү * ачкыч саны + учурдагы саптагы байт саны + туруктуу офсет + байттагы саптын өлчөмү * саптын номери.
862*n ар бир ачкыч топтому 862 байт бар экенин көрсөтүп турат.
16*y ар бир сапта 16 байт бар экенин көрсөтүп турат. cert_rx_prod ичинде өзгөчө учур бар, ал жерде ROW 32де 10 байт гана бар.

38-сүрөт. HDCP2 RX DCP ачкычы file керексиз баалуулуктар менен толтуруу

Сүрөт 39. hdcp2x_rx_kmem.v зым массивдери
Бул сүрөттө hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod жана lc128_prod) үчүн зым массивдери көрсөтүлгөн.ampHDCP2 RX DCP ачкычынын le file in
38-беттеги 108-сүрөт.

4.3.3.1.4. hdcp2x_tx_kmem.v file
hdcp2x_tx_kmem.v үчүн file:

Туура HDCP2 TX DCP ачкычын аныктоо үчүн file hdcp2x_tx_kmem.v үчүн, файлдын биринчи 4 байт экенин текшериңиз file "0x00, 0x00, 0x00, 0x01" болуп саналат.
DCP ачкычындагы баскычтар fileлар аз-эндиан форматында.
Же болбосо, hdcp128x_rx_kmem.v дарегинен lc2_prod түз hdcp2x_tx_kmem.vге колдоно аласыз. Ачкычтар бирдей баалуулуктарды бөлүшөт.

Сүрөт 40. hdcp2x_tx_kmem.v зым массиви
Бул көрсөткүч HDCP2 TX DCP ачкычтан так байт картасын көрсөтөт file hdcp2x_tx_kmem.vге.

4.3.3.2. Шифрленген HDCP өндүрүш ачкычтарын тышкы флеш эстутумда сактаңыз же EEPROM (HDCP ачкыч башкарууну колдоо = 1)
41-сүрөт. Жогорку деңгээлview HDCP Key Management

Колдоо HDCP ачкычын башкаруу параметри күйгүзүлгөндө, сиз HDCP өндүрүш ачкычынын шифрлөөсүн Intel берген ачкыч шифрлөөчү программалык камсыздоонун (KEYENC) жана негизги программист дизайнын колдонуу менен көзөмөлдөйсүз. Сиз HDCP өндүрүш ачкычтарын жана 128 бит HDCP коргоо ачкычын беришиңиз керек. HDCP коргоо ачкычы
HDCP өндүрүш ачкычын шифрлейт жана ачкычты тышкы флэш эстутумда сактайт (мисалыample, EEPROM) HDMI кыз картасында.
Колдоо HDCP Key Management параметрин күйгүзүңүз жана ачкыч чечмелөө өзгөчөлүгү (KEYDEC) HDCP IP өзөктөрүндө жеткиликтүү болот. Ошол эле HDCP коргоо
ачкыч KEYDECте HDCP өндүрүш ачкычтарын иштетүү кыймылдаткычтары үчүн иштөө убагында алуу үчүн колдонулушу керек. KEYENC жана KEYDEC Atmel AT24CS32 32-Кбит сериялык EEPROM, Atmel AT24C16A 16-Kbit сериялык EEPROM жана кеминде 2-Кбит ром өлчөмү менен шайкеш I16C EEPROM түзмөктөрүн колдойт.

Эскертүү:

HDMI 2.0 FMC кыз картасы Revision 11 үчүн, кыз картадагы EEPROM Atmel AT24CS32 экенин текшериңиз. Bitec HDMI 2.0 FMC кызы картасында Revision 11де колдонулган эки түрдүү EEPROM өлчөмү бар.
Эгер сиз мурда HDCP өндүрүш ачкычтарын шифрлөө үчүн KEYENC колдонсоңуз жана 21.2 же андан мурунку версиясында HDCP ачкычын башкарууну колдоо күйүн күйгүзсөңүз, KEYENC программалык утилитасын колдонуп HDCP өндүрүш ачкычтарын кайра шифрлешиңиз жана 21.3 версиясынан HDCP IP даректерин калыбына келтиришиңиз керек.
андан ары.

4.3.3.2.1. Intel KEYENC
KEYENC – бул Intel компаниясы HDCP өндүрүш ачкычтарын сиз берген 128 бит HDCP коргоо ачкычы менен шифрлөө үчүн колдонгон буйрук сабынын программалык программасы. KEYENC шифрленген HDCP өндүрүш ачкычтарын он алтылык же бункер же темада чыгарат file формат. KEYENC да mif жаратат file камтылган 128 бит HDCP коргоо ачкычы. KEYDEC
мифти талап кылат file.

Системалык талап:

Windows 86 OS менен x64 10-бит машина
Visual Studio 2019(x64) үчүн Visual C++ кайра бөлүштүрүлүүчү пакет

Эскертүү:
Сиз VS 2019 үчүн Microsoft Visual C++ орнотушуңуз керек. Сиз Visual C++ кайра бөлүштүрүлүүчү Windows ➤ Башкаруу панелинен ➤ Программалар жана Функциялардан орнотулганын текшере аласыз. Эгерде Microsoft Visual C++ орнотулган болсо, сиз Visual C++ xxxx көрө аласыз
Кайра бөлүштүрүлүүчү (x64). Болбосо, сиз Visual C++ жүктөп алып, орното аласыз
Microsoft тарабынан кайра бөлүштүрүлөт webсайт. Жүктөө шилтемеси үчүн тиешелүү маалыматты караңыз.

Таблица 55. KEYENC буйрук сабынын параметрлери

Буйрук сабынын параметрлери	Аргумент/Сүрөттөө
-k	<HDCP protection key file> Текст file он алтылык системада 128 бит HDCP коргоо ачкычын гана камтыйт. Мисample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> HDCP 1.4 өткөргүч өндүрүш ачкычтары file DCPден (.bin file)
-hdcp1rx	<HDCP 1.4 RX production keys file> HDCP 1.4 кабыл алгычтын өндүрүш ачкычтары file DCPден (.bin file)
-hdcp2tx	<HDCP 2.3 TX production keys file> HDCP 2.3 өткөргүч өндүрүш ачкычтары file DCPден (.bin file)
-hdcp2rx	<HDCP 2.3 RX production keys file> HDCP 2.3 кабыл алгычтын өндүрүш ачкычтары file DCPден (.bin file)
-hdcp1txkeys	Тандалган киргизүү үчүн негизги диапазонду көрсөтүңүз (.bin) files -hdcp1txkeys\|hdcp1rxkeys\|hdcp2rxkeys nm кайда n = ачкыч башталышы (1 же >1) m = баскычтын аягы (n же >n) Мисampле: Ар бир HDCP 1 TX, HDCP 1000 RX жана HCDPден 1.4ден 1.4ге чейин баскычтарды тандаңыз 2.3 RX өндүрүш ачкычтары file. “-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000”
-hdcp1rxkeys
-hdcp2rxkeys
уланды…

Буйрук сабынын параметрлери	Аргумент/Сүрөттөө
	Эскертүү: 1. Эгерде сиз эч кандай HDCP өндүрүш ачкычтарын колдонбосоңуз file, сизге HDCP ачкыч диапазону талап кылынбайт. Эгер сиз буйрук сабында аргументти колдонбосоңуз, демейки ачкыч диапазону 0 болот. 2. Ошондой эле HDCP өндүрүш ачкычтары үчүн баскычтардын ар кандай индексин тандай аласыз file. Бирок, баскычтардын саны тандалган параметрлерге дал келиши керек. Example: Ар кандай 100 баскычтарды тандаңыз HDCP 100 TX өндүрүш ачкычтарынан биринчи 1.4 ачкычты тандаңыз file "-hdcp1txkeys 1-100" HDCP 300 RX өндүрүш ачкычтары үчүн 400дөн 1.4гө чейинки баскычтарды тандаңыз file "-hdcp1rxkeys 300-400" HDCP 600 RX өндүрүш ачкычтары үчүн 700дөн 2.3гө чейинки баскычтарды тандаңыз file "-hdcp2rxkeys 600-700"
-o	Чыгуу file формат . Демейки - он алтылык file. Шифрленген HDCP өндүрүш ачкычтарын бинардык режимде жаратыңыз file формат: -o бин Он алтылык форматта шифрленген HDCP өндүрүш ачкычтарын жаратыңыз file формат: -o hex Баш маалыматта шифрленген HDCP өндүрүш ачкычтарын жаратыңыз file формат: -oh
- текшерүү ачкычтары	Киргизүүдө жеткиликтүү баскычтардын санын басып чыгаруу fileс. Мисampле:
	keyenc.exe -hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> – текшерүү ачкычтары
	Эскертүү: Жогоруда айтылгандай, буйрук сабынын аягында параметр - текшерүү баскычтарын колдонуңузample.
-версия	KEYENC версия номерин басып чыгарыңыз

Шифрлөө үчүн HDCP 1.4 жана/же HDCP 2.3 өндүрүш ачкычтарын тандай аласыз. Мисалы үчүнample, шифрлөө үчүн HDCP 2.3 RX өндүрүш ачкычтарын гана колдонуу үчүн -hdcp2rx гана колдонуңуз
<HDCP 2.3 RX production keys file> -hdcp2rxkeys буйрук сабынын параметрлеринде.
Таблица 56. KEYENC Common Error Message Guideline

Error Message	Көрсөтмө
КАТА: HDCP коргоо ачкычы file жок	Команда сабынын параметри жок -k file>
КАТА: ачкыч 32 алтылык сандан турушу керек (мисалы, f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff)	HDCP коргоо ачкычы file 32 он алтылык сандагы HDCP коргоо ачкычын гана камтышы керек.
КАТА: Ачкыч диапазонун көрсөтүңүз	Ачкыч диапазону берилген HDCP өндүрүш ачкычтары үчүн көрсөтүлгөн эмес file.
КАТА: Ачкыч диапазону жараксыз	-hdcp1txkeys же -hdcp1rxkeys же -hdcp2rxkeys үчүн көрсөтүлгөн ачкыч диапазону туура эмес.
КАТА: түзүү мүмкүн эмесFileаты>	Keyenc.exe папкасынын уруксаты иштетилип жатканын текшериңиз.
КАТА: -hdcp1txkeys киргизүү жараксыз	HDCP 1.4 TX өндүрүш ачкычтары үчүн киргизүү ачкыч диапазонун форматы жараксыз. Туура формат "-hdcp1txkeys nm" мында n >= 1, m >= n
КАТА: -hdcp1rxkeys киргизүү жараксыз	HDCP 1.4 RX өндүрүш ачкычтары үчүн киргизүү ачкыч диапазонун форматы жараксыз. Туура формат "-hdcp1rxkeys nm" мында n >= 1, m >= n
КАТА: -hdcp2rxkeys киргизүү жараксыз	HDCP 2.3 RX өндүрүш ачкычтары үчүн киргизүү ачкыч диапазонун форматы жараксыз. Туура формат "-hdcp2rxkeys nm" мында n >= 1, m >= n
уланды…

Error Message	Көрсөтмө
КАТА: Жараксыз file <fileаты>	HDCP өндүрүш ачкычтары жараксыз file.
КАТА: file -o опциясы үчүн териңиз жок	–o үчүн буйрук сабынын параметри жок .
КАТА: жараксыз fileаты -fileаты>	<fileаты> жараксыз, жарактууну колдонуңуз fileатайын белгилер жок аты.

Жалгыз EEPROM үчүн бир ачкычты шифрлөө
HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX жана HDCP 2.3 RX бир ачкычын шифрлөө үчүн Windows буйрук сабынан төмөнкү буйрук сабын иштетиңиз. file баштын форматы file жалгыз EEPROM үчүн:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

N EEPROM үчүн N баскычтарын шифрлөө
HDCP 1 TX, HDCP 1.4 RX, HDCP 1.4 TX жана HDCP 2.3 RX чыгышы менен N баскычтарын (2.3-ачкычтан баштап) шифрлөө үчүн Windows буйрук сабынан төмөнкү буйрук сабын иштетиңиз file алтылык формат file N EEPROM үчүн:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o hex мында N >= 1 жана бардык варианттарга дал келиши керек.

Тиешелүү маалымат
Visual Studio 2019 үчүн Microsoft Visual C++
Жүктөп алуу үчүн Microsoft Visual C++ x86 кайра бөлүштүрүлүүчү топтомун (vc_redist.x86.exe) камсыз кылат. Шилтеме өзгөрсө, Intel Microsoft издөө системасынан “Visual C++ redistributable” издөөнү сунуштайт.

4.3.3.2.2. Негизги программист
Шифрленген HDCP өндүрүш ачкычтарын EEPROMга программалоо үчүн, бул кадамдарды аткарыңыз:

Негизги программист дизайнын көчүрүңүз files төмөнкү жолдон сиздин жумушчу каталогуңузга: /hdcp2x/hw_demo/key_programmer/
Программанын башын көчүрүңүз file (hdcp_key .h) KEYENC программалык программасынан (113-беттеги Жалгыз EEPROM үчүн Бир ачкычты шифрлөө бөлүмү) программалык камсыздоо/key_programmer_src/ каталогуна түзүлүп, аны hdcp_key.h деп өзгөртүңүз.
./runall.tcl иштетиңиз. Бул скрипт төмөнкү буйруктарды аткарат:
• IP каталогун түзүү files
• Platform Designer системасын түзүү
• Intel Quartus Prime долбоорун түзүңүз
• Программанын иштөө аймагын түзүү жана программалык камсыздоону түзүү
• Толук компиляцияны аткарыңыз
Программалык камсыздоо объектисин жүктөп алыңыз File (.sof) FPGAга шифрленген HDCP өндүрүш ачкычтарын EEPROMга программалоо үчүн.

Stratix 10 HDMI RX-TX Retransmit дизайнын жаратыңызample Колдоо HDCP 2.3 жана Колдоо HDCP 1.4 параметрлери күйгүзүлүп, андан кийин HDCP коргоо ачкычын кошуу үчүн төмөнкү кадамды аткарыңыз.

Мифти көчүрүңүз file (hdcp_kmem.mif). /quartus/hdcp/ каталогу.

4.3.4. Дизайнды түзүү
FPGAга өзүңүздүн жөнөкөй HDCP өндүрүш ачкычтарыңызды киргизгенден кийин же шифрленген HDCP өндүрүш ачкычтарын EEPROMга программалагандан кийин, эми дизайнды түзө аласыз.

Intel Quartus Prime Pro Edition программасын ишке киргизиңиз жана ачыңыз /quartus/a10_hdmi2_demo.qpf.
Иштетүү ➤ Компиляцияны баштоону басыңыз.

4.3.5. View Жыйынтыктар
Демонстрациянын аягында сиз жасай аласыз view HDCPenabled HDMI тышкы раковинадагы жыйынтыктар.
үчүн view демонстрациянын жыйынтыгы боюнча төмөнкү кадамдарды аткарыңыз:

Intel FPGA тактасын иштетиңиз.
Каталогду өзгөртүңүз /кварц/.
Программалык камсыздоо объектисин жүктөп алуу үчүн Nios II Command Shellге төмөнкү буйрукту териңиз File (.sof) FPGAга. nios2-конфигурациялоо-sof чыгаруу_fileс/ .sof
HDCP иштетилген HDMI тышкы булагын жана раковинаны иштетиңиз (эгерде сиз муну кыла элек болсоңуз). HDMI тышкы раковина сиздин HDMI тышкы булагыңыздын чыгышын көрсөтөт.

4.3.5.1. Баскычтар жана LED функциялары
Демонстрацияңызды көзөмөлдөө үчүн тактадагы баскычтарды жана LED функцияларын колдонуңуз.

Таблица 57. Баскыч жана LED индикаторлору (SUPPORT FRL = 0)

Баскыч/LED	Функциялар
cpu_resetn	Системаны баштапкы абалга келтирүү үчүн бир жолу басыңыз.
user_pb[0]	HPD сигналын стандарттуу HDMI булагына которуу үчүн бир жолу басыңыз.
user_pb[1]	• TX өзөгүнө DVI коддолгон сигналды жөнөтүүгө буйрук берүү үчүн басып, кармап туруңуз. • HDMI коддолгон сигналды жөнөтүү үчүн бошотуңуз. • Кирүүчү видео 8 bpc RGB түс мейкиндигинде экенин текшериңиз.
user_pb[2]	• Каптал тилкеси сигналдарынан InfoFrames жөнөтүүнү токтотуу үчүн TX өзөгүнө буйрук берүү үчүн басып, кармап туруңуз. • Капталдагы сигналдардан InfoFrames жөнөтүүнү улантуу үчүн бошотуңуз.
user_led[0]	RX HDMI PLL кулпу абалы. • 0: Кулпусу ачылган • 1: Кулпуланган
user_led[1]	RX HDMI негизги кулпу абалы • 0: Кеминде 1 каналдын кулпусу ачылды • 1: Бардык 3 канал кулпуланган
user_led[2]	RX HDCP1x IP чечмелөө абалы. • 0: жигердүү эмес • 1: Активдүү
user_led[3]	RX HDCP2x IP чечмелөө абалы. • 0: жигердүү эмес • 1: Активдүү
user_led[4]	TX HDMI PLL кулпу абалы. • 0: Кулпусу ачылган • 1: Кулпуланган
user_led[5]	TX transceiver PLL кулпу абалы. • 0: Кулпусу ачылган • 1: Кулпуланган
user_led[6]	TX HDCP1x IP шифрлөө абалы. • 0: жигердүү эмес • 1: Активдүү
user_led[7]	TX HDCP2x IP шифрлөө абалы. • 0: жигердүү эмес • 1: Активдүү

Таблица 58. Баскыч жана LED индикаторлору (SUPPORT FRL = 1)

Баскыч/LED	Функциялар
cpu_resetn	Системаны баштапкы абалга келтирүү үчүн бир жолу басыңыз.
user_dipsw	Өтүү режимин которуштуруу үчүн колдонуучу аныктаган DIP которуштуруу. • OFF (демейки абал) = Өтүп кетүү FPGAдагы HDMI RX EDIDди тышкы раковинадан алат жана аны туташтырылган тышкы булакка берет. • ON = Сиз Nios II терминалынан RX максималдуу FRL ылдамдыгын көзөмөлдөй аласыз. Буйрук RX EDIDди максималдуу FRL курсунун маанисин манипуляциялоо менен өзгөртөт. кайрылыңыз Дизайнды ар кандай FRL баалары менен иштетүү ар кандай FRL тарифтерин коюу жөнүндө көбүрөөк маалымат алуу үчүн 33-бетте.
уланды…

Баскыч/LED	Функциялар
user_pb[0]	HPD сигналын стандарттуу HDMI булагына которуу үчүн бир жолу басыңыз.
user_pb[1]	Резервге коюлган.
user_pb[2]	Bitec HDMI 2.1 FMC кыз картасынын TX туташтырылган раковинадан SCDC регистрлерин окуу үчүн бир жолу басыңыз. Эскертүү: Окууну иштетүү үчүн, программалык камсыздоодо DEBUG_MODE 1 деп коюшуңуз керек.
user_led_g[0]	RX FRL саат PLL кулпу абалы. • 0: Кулпусу ачылган • 1: Кулпуланган
user_led_g[1]	RX HDMI видео кулпу абалы. • 0: Кулпусу ачылган • 1: Кулпуланган
user_led_g[2]	RX HDCP1x IP чечмелөө абалы. • 0: жигердүү эмес • 1: Активдүү
user_led_g[3]	RX HDCP2x IP чечмелөө абалы. • 0: жигердүү эмес • 1: Активдүү
user_led_g[4]	TX FRL саат PLL кулпу абалы. • 0: Кулпусу ачылган • 1: Кулпуланган
user_led_g[5]	TX HDMI видео кулпу абалы. • 0 = Кулпусу ачылган • 1 = Кулпуланган
user_led_g[6]	TX HDCP1x IP шифрлөө абалы. • 0: жигердүү эмес • 1: Активдүү
user_led_g[7]	TX HDCP2x IP шифрлөө абалы. • 0: жигердүү эмес • 1: Активдүү

4.4. FPGA дизайнында камтылган шифрлөө ачкычын коргоо
Көптөгөн FPGA конструкциялары шифрлөөнү ишке ашырат жана көбүнчө FPGA бит агымына жашыруун ачкычтарды киргизүү зарылчылыгы бар. Intel Stratix 10 жана Intel Agilex сыяктуу жаңыраак түзмөк үй-бүлөлөрүндө бул жашыруун ачкычтарды коопсуз камсыздап жана башкара турган Кооптуу Түзмөк Башкаруучу блогу бар. Бул функциялар жок болгон учурда, сиз FPGA бит агымынын мазмунун, анын ичинде ар кандай камтылган жашыруун колдонуучу ачкычтарын шифрлөө менен коргой аласыз.
Колдонуучу ачкычтары сиздин дизайн чөйрөңүздө коопсуз сакталышы керек жана идеалдуу түрдө автоматташтырылган коопсуз процесстин жардамы менен дизайнга кошуу керек. Төмөнкү кадамдар мындай процессти Intel Quartus Prime куралдары менен кантип ишке ашыра аларыңызды көрсөтөт.

Коопсуз чөйрөдө Intel Quartus Prime ичинде HDLди иштеп чыгуу жана оптималдаштыруу.
Дизайнды коопсуз чөйрөгө өткөрүп бериңиз жана жашыруун ачкычты жаңыртуу үчүн автоматташтырылган процессти ишке ашырыңыз. Чиптеги эс негизги маанини камтыган. Ачкыч жаңыртылганда, эстутум инициализацияланат file (.mif) өзгөрүшү мүмкүн жана “quartus_cdb –update_mif” ассемблер агымы HDCP коргоо ачкычын кайра компиляциялоосуз өзгөртө алат. Бул кадам абдан тез иштейт жана баштапкы убакытты сактайт.
Андан кийин Intel Quartus Prime бит агымы FPGA ачкычы менен шифрленген бит агымын акыркы тестирлөө жана жайылтуу үчүн коопсуз эмес чөйрөгө кайра өткөрүп берүүдөн мурун шифрлейт.

FPGAдан жашыруун ачкычты калыбына келтире турган бардык мүчүлүштүктөрдү оңдоо мүмкүнчүлүгүн өчүрүү сунушталат. Сиз J өчүрүү менен мүчүлүштүктөрдү оңдоо мүмкүнчүлүктөрүн толугу менен өчүрө аласызTAG порт, же тандап өчүрүү жана кайраview тутумдагы эстутум редактору же Signal Tap сыяктуу эч кандай мүчүлүштүктөрдү оңдоо функциялары ачкычты калыбына келтире албайт. FPGA коопсуздук функцияларын колдонуу боюнча кошумча маалымат алуу үчүн, AN 556: Intel FPGAларда дизайн коопсуздук функцияларын колдонуу, анын ичинде FPGA бит агымын шифрлөө жана J өчүрүү сыяктуу коопсуздук параметрлерин конфигурациялоо боюнча конкреттүү кадамдарды караңыз.TAG мүмкүндүк алуу.

Эскертүү:
Сиз MIF сактагычындагы жашыруун ачкычтын башка ачкычы менен бүдөмүктөө же шифрлөөнүн кошумча кадамын карап чыга аласыз.
Тиешелүү маалымат
AN 556: Intel FPGAs дизайн коопсуздук өзгөчөлүктөрүн колдонуу

4.5. Коопсуздукту кароо
HDCP өзгөчөлүгүн колдонууда төмөнкү коопсуздук ойлорун эске алыңыз.

Репланатор системасын иштеп чыгууда, сиз төмөнкү шарттарда алынган видеону TX IPге кирүүсүнө бөгөт коюшуңуз керек:
— Эгерде кабыл алынган видео HDCP менен шифрленген болсо (б.а. RX IPден hdcp1_enabled же hdcp2_enabled шифрлөө статусу ырасталса) жана өткөрүлүп жаткан видео HDCP шифрлөөдө болбосо (б.а. TX IPден hdcp1_enabled же hdcp2_enabled шифрлөө статусу ырасталбайт).
— Эгерде кабыл алынган видео HDCP TYPE 1 болсо (б.а. RX IPден агымдык_түрү ырасталса) жана берилген видео HDCP 1.4 шифрленген болсо (б.а. TX IPден hdcp1_enabled шифрлөө статусу ырасталса)
HDCP өндүрүш ачкычтарыңыздын жана колдонуучу шифрлөө ачкычтарынын купуялуулугун жана бүтүндүгүн сакташыңыз керек.
Intel сизге Intel Quartus Prime долбоорлорун жана дизайн булагын иштеп чыгууну катуу сунуштайт fileачкычтарды коргоо үчүн коопсуз эсептөө чөйрөсүндө шифрлөө ачкычтарын камтыган с.
Intel сизге дизайнды, анын ичинде ар кандай камтылган шифрлөө ачкычтарын уруксатсыз көчүрүүдөн, тескери инженериядан жана т.ampring.

Тиешелүү маалымат
AN 556: Intel FPGAs дизайн коопсуздук өзгөчөлүктөрүн колдонуу

4.6. Мүчүлүштүктөрдү оңдоо боюнча көрсөтмөлөр
Бул бөлүмдө мүчүлүштүктөрдү оңдоо үчүн колдонула турган пайдалуу HDCP статус сигналы жана программалык камсыздоо параметрлери сүрөттөлөт. Ал ошондой эле экс дизайнды иштетүү боюнча көп берилүүчү суроолорду (FAQ) камтыйтample.

4.6.1. HDCP абал сигналдары
HDCP IP өзөктөрүнүн иштөө абалын аныктоо үчүн пайдалуу бир нече сигналдар бар. Бул сигналдар дизайн эксample жогорку деңгээлдеги жана борттогу диоддорго байланган:

Сигнал аты	Функция
hdcp1_enabled_rx	RX HDCP1x IP чечмелөө абалы 0: жигердүү эмес 1: активдүү
hdcp2_enabled_rx	RX HDCP2x IP чечмелөө абалы 0: жигердүү эмес 1: активдүү
hdcp1_enabled_tx	TX HDCP1x IP шифрлөө абалы 0: жигердүү эмес 1: активдүү
hdcp2_enabled_tx	TX HDCP2x IP шифрлөө абалы 0: жигердүү эмес 1: активдүү

Алардын тиешелүү LED жайгаштырылышы үчүн 57-беттеги 115-таблицадан жана 58-беттеги 115-таблицадан караңыз.
Бул сигналдардын активдүү абалы HDCP IP аутентификацияланганын жана шифрленген видео агымын кабыл алып/жөнөтүп жатканын көрсөтөт. Ар бир багыт үчүн HDCP1x же HDCP2x гана
шифрлөө/дешифрлөө абалынын сигналдары активдүү. Мисалы үчүнample, эгерде hdcp1_enabled_rx же hdcp2_enabled_rx активдүү болсо, RX тарабындагы HDCP иштетилип, тышкы видео булагынан шифрленген видео агымын чечмелейт.

4.6.2. HDCP Программасынын Параметрлерин өзгөртүү
HDCP мүчүлүштүктөрдү оңдоо процессин жеңилдетүү үчүн, сиз hdcp.c ичиндеги параметрлерди өзгөртө аласыз.
Төмөнкү таблицада конфигурациялануучу параметрлердин жана алардын функцияларынын тизмеси келтирилген.

Параметр	Функция
SUPPORT_HDCP1X	TX тарабында HDCP 1.4 иштетүү
SUPPORT_HDCP2X	TX тарабында HDCP 2.3 иштетүү
DEBUG_MODE_HDCP	TX HDCP үчүн мүчүлүштүктөрдү оңдоо билдирүүлөрүн иштетүү
REPEATER_MODE	HDCP дизайны үчүн кайталоочу режимди иштетүү, мисалыample

Параметрлерди өзгөртүү үчүн маанилерди hdcp.c ичиндеги керектүү маанилерге өзгөртүңүз. Компиляцияны баштоодон мурун build_sw_hdcp.sh дарегине төмөнкү өзгөртүүнү киргизиңиз:

Төмөнкү сапты табыңыз жана өзгөртүлгөн программалык камсыздоону болтурбоо үчүн ага комментарий бериңиз file түп нускасы менен алмаштырылат files Intel Quartus Prime Программасын орнотуу жолунан.
Жаңыртылган программаны компиляциялоо үчүн “./build_sw_hdcp.sh” иштетиңиз.
түзүлгөн .elf file дизайнга эки ыкма менен киргизилиши мүмкүн:
а. “nios2-download -g file аты>”. Жүктөө процесси аяктагандан кийин тутумдун туура иштешин камсыз кылуу үчүн баштапкы абалга келтириңиз.
б. Эстутумдун инициализациясын жаңыртуу үчүн “quartus_cdb –-update_mif” иштетиңиз fileс. Жаңы .sof түзүү үчүн ассемблерди иштетиңиз file жаңыланган программалык камсыздоону камтыйт.

4.6.3. Көп берилүүчү суроолор (FAQ)
Таблица 59. Ийгиликсиздиктин симптомдору жана көрсөтмөлөрү

Сан	Ийгиликсиздиктин симптому	Көрсөтмө
1.	RX шифрленген видеону кабыл алууда, бирок TX статикалык видеону көк же кара түстө жөнөтүүдө.	Бул тышкы раковина менен ийгиликсиз TX аутентификациясы менен шартталган. Эгерде жогорку агымдан келген видео шифрленген болсо, HDCP-жөндөмдүү кайталоочу видеону шифрленбеген форматта өткөрбөшү керек. Буга жетүү үчүн, RX HDCP шифрлөө абалынын сигналы активдүү болуп турганда, TX HDCP шифрлөө абалынын сигналы жигердүү эмес болгондо, көк же кара түстөгү статикалык видео чыгуучу видеону алмаштырат. так көрсөтмөлөр үчүн, карагыла Коопсуздукту кароо бетте 117. Бирок, бул жүрүм HDCP дизайнын иштетүүдө мүчүлүштүктөрдү оңдоо процессине тоскоол болушу мүмкүн. Төмөндө дизайндагы видео бөгөттөөнү өчүрүү ыкмасы болуп саналатampле: 1. Төмөнкү порт байланышын дизайндын эң жогорку деңгээлинде табыңызample. Бул порт hdmi_tx_top модулуна таандык. 2. Порт байланышын төмөнкү сапка өзгөртүңүз:
2.	TX HDCP шифрлөө абалынын сигналы активдүү, бирок ылдыйкы агымда кар сүрөтү көрсөтүлөт.	Мунун себеби ылдыйкы чөгүп кетүүчү шифрленген видеонун шифрин туура чечпейт. TX HDCP IP үчүн глобалдык туруктуу (LC128) бергениңизди текшериңиз. Наркы өндүрүштүк наркы жана туура болушу керек.
3.	TX HDCP шифрлөө статусунун сигналы туруксуз же ар дайым жигердүү эмес.	Бул ылдыйкы агым менен TX аутентификациясынын ийгиликсиз болушуна байланыштуу. Мүчүлүштүктөрдү оңдоо процессин жеңилдетүү үчүн сиз иштете аласыз DEBUG_MODE_HDCP параметр hdcp.c. кайрылыңыз HDCP Программасынын Параметрлерин өзгөртүү көрсөтмөлөр боюнча 118-бетте. Төмөнкү 3a-3c TX аутентификациясынын ийгиликсиз болушунун мүмкүн болгон себептери болушу мүмкүн.
3a.	Программанын мүчүлүштүктөрүн оңдоо журналы "HDCP 1.4 төмөнкү агым тарабынан колдоого алынбайт (Rx)" деген билдирүүнү басып чыгара берет.	Билдирүү төмөнкү агымдын HDCP 2.3 жана HDCP 1.4 тең колдобой турганын көрсөтүп турат. Төмөнкү агым HDCP 2.3 же HDCP 1.4 колдой турганын текшериңиз.
3б.	TX аутентификациясы жарым жолдо ишке ашпай калды.	Бул TX аутентификациясынын кандайдыр бир бөлүгүнө байланыштуу, мисалы колду текшерүү, жерди текшерүү ж.б. иштебей калышы мүмкүн. Төмөнкү раковинада факсимилдик ачкыч эмес, өндүрүш ачкычы колдонулуп жатканын текшериңиз.
3c.	Программалык камсыздоону оңдоо журналы “Кайра аутентификация	Бул билдирүү кабыл алынган видеонун шифри туура эмес чечмеленбегендиктен, ылдыйкы агым кайра аутентификацияны суранганын билдирет. TX HDCP IP үчүн глобалдык туруктуу (LC128) бергениңизди текшериңиз. Наркы өндүрүш наркы болушу керек жана нарк туура.
уланды…

Сан	Ийгиликсиздиктин симптому	Көрсөтмө
	талап кылынат" HDCP аутентификациясы аяктагандан кийин.
4.	RX HDCP шифрлөө статусунун сигналы жигердүү эмес, бирок жогорудагы булак HDCPти иштеткен.	Бул RX HDCP IP аутентификацияланган абалына жете электигин көрсөтүп турат. Демейки боюнча, REPEATER_MODE параметр долбоордо иштетилген example. Эгерде REPEATER_MODE иштетилген болсо, TX HDCP IP аныктыгын текшериңиз. Качан REPEATER_MODE параметр иштетилген болсо, RX HDCP IP эгер TX HDCP жөндөмдүү раковинага туташкан болсо, кайталоочу катары аутентификацияга аракет кылат. Аутентификация жарым жолдо токтойт, ал эми TX HDCP IP ылдыйкы агым менен аутентификацияны аяктоосун жана RECEIVERID_LISTти RX HDCP IPге өткөрүүнү күтөт. HDCP спецификациясында аныкталгандай күтүү убакыты 2 секунд. Эгерде TX HDCP IP бул мезгилде аутентификацияны аягына чыгара албаса, жогорудагы булак аутентификацияны ийгиликсиз деп эсептейт жана HDCP спецификациясында көрсөтүлгөндөй кайра аутентификацияны баштайт.
		Эскертүү: • Караңыз HDCP Программасынын Параметрлерин өзгөртүү өчүрүү ыкмасы үчүн 118-бетте REPEATER_MODE мүчүлүштүктөрдү оңдоо максатында параметр. өчүргөндөн кийин REPEATER_MODE параметр, RX HDCP IP ар дайым акыркы чекит алуучу катары аутентификацияга аракет кылат. TX HDCP IP аутентификация процессине кирбейт.
		• Эгерде REPEATER_MODE параметр иштетилген эмес, HDCP IPге берилген HDCP ачкычы өндүрүштүк маани жана маани туура экенин текшериңиз.
5.	RX HDCP шифрлөө абалынын сигналы туруксуз.	Бул RX HDCP IP аутентификацияланган абалга жеткенден кийин кайра аутентификацияны суранганын билдирет. Бул, балким, келген шифрленген видеонун RX HDCP IP тарабынан туура чечмеленбегендигине байланыштуу. RX HDCP IP өзөгүнө берилген глобалдык константа (LC128) өндүрүштүк маани жана маани туура экенин текшериңиз.

HDMI Intel Arria 10 FPGA IP Дизайн Example User Guide Archives

Бул колдонуучу колдонмонун акыркы жана мурунку версиялары үчүн, HDMI Intel® Arria 10 FPGA IP Дизайн Ex караңызample User Guide. Эгерде IP же программалык камсыздоонун версиясы тизмеде жок болсо, мурунку IP же программалык камсыздоо версиясы үчүн колдонуучу колдонмосу колдонулат.
IP версиялары Intel Quartus Prime Design Suite программалык камсыздоонун v19.1ге чейинки версиялары менен бирдей. Intel Quartus Prime Design Suite программалык камсыздоонун 19.2 же андан кийинки версиясынан, IP
өзөктөрдүн жаңы IP версия схемасы бар.

HDMI Intel Arria 10 FPGA IP Дизайн Эксample User Guide

Документтин версиясы	Intel Quartus Prime Version	IP Version	Өзгөрүүлөр
2022.12.27	22.4	19.7.1	Дизайндын мурдагы Аппараттык жана программалык камсыздоо талаптары бөлүмүнө HDMI кыз картасынын ревизиясын тандоо үчүн жаңы параметр кошулду.ampHDMI 2.0 үчүн le (FRL эмес режим).
2022.07.29	22.2	19.7.0	• Nios II EDSтин Windows* версиясынан Cygwin компонентин алып салуу жана Windows* колдонуучулары үчүн WSL орнотуу талабы жөнүндө билдирүү. • Документтин бардык бөлүгүндө колдонулса, 4-9-ревизиядан жаңыртылды.
2021.11.12	21.3	19.6.1	• Шифрленген HDCP өндүрүш ачкычтарын тышкы флэш эстутумда сактоо же EEPROM (HDCP ачкычын башкаруу = 1) жаңы ачкыч шифрлөө программасынын утилитасын (KEYENC) сүрөттөө үчүн жаңыртылган. • Төмөнкү сандар алынып салынды: — RX Private Key үчүн R1 факсимилдик ачкычынын маалымат массиви — HDCP Өндүрүш ачкычтарынын берилиштер массивдери (Орнотуучу) — HDCP коргоо ачкычынын маалымат массиви (Алдын ала аныкталган ачкыч) — HDCP коргоо ачкычы hdcp2x_tx_kmem.mif ичинде инициализацияланган — HDCP коргоо ачкычы hdcp1x_rx_kmem.mif ичинде инициализацияланган — HDCP коргоо ачкычы hdcp1x_tx_kmem.mif ичинде инициализацияланган • DCP ачкычтан HDCP ачкыч картасы көчүрүлдү FileЖөнөкөй HDCP өндүрүш ачкычтарын FPGAде сактоо боюнча мүчүлүштүктөрдү оңдоо боюнча көрсөтмөлөрдөн (HDCP ачкычын башкарууну колдоо = 0).
2021.09.15	21.1	19.6.0	ncsim шилтемеси алынып салынды
2021.05.12	21.1	19.6.0	• SUPPORT FRL = 1 же КОЛДОО HDCP БАШКАРУУСУ = 1 болгондо, 29-сүрөттөгү HDCP Over HDMI Дизайнынын сүрөттөмөсүнө кошулат.ample Block Diagram. • HDCP ачкыч эс тутумундагы кадамдар кошулду files Design Walkthrough. • SUPPORT FRL = 0 болгондо жабдыктарды орнотуу бөлүмүнө кошулду. • Дизайнды жаратууда колдоо HDCP ачкыч башкаруу параметрин күйгүзүү кадамы кошулду. • Жаңы бөлүмчө кошулду Шифрленген HDCP өндүрүш ачкычтарын тышкы флэш эстутумда же EEPROMда сактаңыз (HDCP ачкычын башкарууну колдоо = 1).
уланды…

Документтин версиясы	Intel Quartus Prime Version	IP Version	Өзгөрүүлөр
			• Таблицадагы Push Button жана LED индикаторлорунун аталышы өзгөртүлдү. • Таблицага басуу баскычы жана LED көрсөткүчтөрү кошулду (SUPPORT FRL = 1). • FPGA дизайнында камтылган Шифрлөө ачкычын коргоо жаңы бөлүмү кошулду. • Мүчүлүштүктөрдү оңдоонун жаңы бөлүмү жана HDCP статусунун сигналдары, HDCP программалык камсыздоонун параметрин өзгөртүү жана көп берилүүчү суроолор деген бөлүмчөлөр кошулду.
2021.04.01	21.1	19.6.0	• Жаңыртылган фигура компоненттери RX гана же TX үчүн гана дизайн үчүн талап кылынат. • Жаңыртылган Таблица Түзүлгөн RTL Files. • Жаңыртылган фигура HDMI RX Жогорку компоненттери. • алынып салынды Бөлүм HDMI RX Top Link Training Process. • Дизайнды ар кандай FRL тарифтеринде иштетүү кадамдары жаңыртылган. • Жаңыртылган фигура HDMI 2.1 Дизайн Example Clocking Scheme. • Жаңыртылган стол саатынын схемасынын сигналдары. • Жаңыртылган фигура HDMI RX-TX Блок Диаграммасы Transceiver Arbiterден TX жогоруга туташууну кошуу үчүн.
2020.09.28	20.3	19.5.0	• HDMI 2.1 дизайн экс деген жазуу алынып салындыampFRL режиминде le HDMI Intel FPGA IP Дизайн Эксиндеги ылдамдык даражасы –1 түзмөктөрдү гана колдойтample Intel Arria 10 түзмөктөрү жана HDMI 2.1 Дизайн үчүн Ыкчам баштоо колдонмосуample (Колдоо FRL = 1) бөлүмдөрү. Дизайн бардык ылдамдык класстарын колдойт. • Бардык HDMI 2.1 дизайнынан ls_clk маалыматы алынып салындыampтиешелүү бөлүмдөр. ls_clk домени мындан ары дизайнда колдонулбайтample. • HDMI 2.1 дизайны үчүн блок диаграммалары жаңыртылдыample FRL режиминде HDMI 2.1 Дизайн Example (Колдоо FRL = 1), түзүү RX- гана же TX гана Дизайн компоненттери, жана Clocking схемасы бөлүмдөрү. • каталогдор жаңыртылган жана түзүлгөн files тизмеси Каталог структурасы бөлүмдөрүндө. • Тиешелүү эмес сигналдар алынып салынды жана төмөнкү HDMI 2.1 дизайнынын сүрөттөмөсү кошулду же түзөтүлдү.ampInterface Signals бөлүмүндөгү сигналдар: — sys_init — txpll_frl_locked — tx_os — txphy_rcfg* сигналдары — tx_reconfig_done — txcore_tbcr — pio_in0_external_connection_export • Дизайн RTL параметрлери бөлүмүндө төмөнкү параметрлер кошулду: — EDID_RAM_ADDR_WIDTH — BITEC_DAUGHTER_CARD_REV — FPLL КОЛДОНУУ — POLARITY_INVERSION
*уланды…*

Документтин версиясы	Intel Quartus Prime Version	IP Version	Өзгөрүүлөр
			• HDMI 2.0 дизайны үчүн блок диаграммалары жаңыртылдыampHDMI 2.0 Дизайнындагы Intel Quartus Prime Pro Edition программасы үчүнample (Колдоо FRL = 0), RX же TX гана Дизайн компоненттерин түзүү жана Саат схемасы бөлүмдөрү. • Динамикалык диапазон жана өздөштүрүү (HDR) InfoFrame киргизүү жана чыпкалоо бөлүмүндө саат жана баштапкы абалга келтирилген сигнал аттары жаңыртылды. • Тиешелүү эмес сигналдар алынып салынды жана төмөнкү HDMI 2.0 дизайнынын сүрөттөмөсү кошулду же түзөтүлдү.ampInterface Signals бөлүмүндөгү сигналдар: — clk_fpga_b3_p — REFCLK_FMCB_P — fmcb_la_tx_p_11 — fmcb_la_rx_n_9e — fr_clck — reset_xcvr_powerup — nios_tx_i2c* сигналдары — hdmi_ti_i2c* сигналдары — tx_i2c_avalon* сигналдары — clock_bridge_0_in_clk_clk — reset_bridge_0_reset_reset_n — i2c_master* сигналдары — nios_tx_i2c* сигналдары — өлчөө_valid_pio_external_connectio n_export — oc_i2c_av_slave_translator_avalon_an ti_slave_0* сигналдары — powerup_cal_done_export — rx_pma_cal_busy_export — rx_pma_ch_export — rx_pma_rcfg_mgmt* сигналдары • Симуляциялык тестирлөө менен дизайндар колдоого алынбайт деген белги кошулду I2C кирет параметр иштетилген жана Simulation Testbench бөлүмүндөгү симуляция билдирүүсүн жаңырткан. • Дизайныңызды жаңылоо бөлүмү жаңырды.
2020.04.13	20.1	19.4.0	• HDMI 2.1 дизайн эксampFRL режиминде le HDMI Intel FPGA IP Дизайн Эксиндеги ылдамдык даражасы –1 түзмөктөрдү гана колдойтample Intel Arria 10 Түзмөктөрү үчүн Ыкчам баштоо колдонмосу жана HDMI 2.1 Дизайн Экс үчүн толук сүрөттөмөample (Колдоо FRL = 1) бөлүмдөрү. • HDCPди HDMI Дизайнынын үстүнөн жылдырды ExampHDMI Intel FPGA IP Колдонуучу колдонмосунан Intel Arria 10 Түзмөктөр бөлүмү үчүн. • Аудиолорду камтуу үчүн Дизайнды симуляциялоо бөлүмү түзөтүлдүample генератор, каптал тилкеси маалымат генератору жана көмөкчү маалымат генератору жана ийгиликтүү симуляция билдирүүсүн жаңыртты. • Белгиленген симуляция үчүн гана жеткиликтүү деген эскертүү алынып салынды FRL колдоо отключены дизайн эскертүү. Симуляция азыр үчүн жеткиликтүү FRL колдоо ошондой эле иштетилген дизайн. • HDMI 2.1 Дизайн Example (FRL Колдоо иштетилген) бөлүмү.
уланды…

Документтин версиясы	Intel Quartus Prime Version	IP Version	Өзгөрүүлөр
			• HDMI 2.1 RX-TX Дизайн Блок Диаграммасында блок схемасы, Дизайн компоненттери жана HDMI 2.1 Дизайн үчүн RX гана же TX гана Дизайндарын түзүү бөлүмдөрү түзөтүлдү.ample. Жаңы компоненттер кошулду жана мындан ары колдонулбай калган компоненттер алынып салынды. • RX үчүн гана же TX үчүн гана дизайндарды түзүү бөлүмүндөгү main.c скрипт нускамасы түзөтүлдү. • Жаңы папкаларды кошуу үчүн Каталог түзүмү бөлүмдөрү жаңыртылды жана fileHDMI 2.0 жана HDMI үчүн 2.1 дизайн мисamples. • HDMI 2.1 дизайны үчүн Аппараттык жана программалык камсыздоо талаптары бөлүмү жаңыртылдыample. • HDMI 2.1 дизайны үчүн Динамикалык диапазон жана өздөштүрүү (HDR) InfoFrame киргизүү жана чыпкалоо бөлүмүндөгү блок диаграммасы жана сигнал сүрөттөмөлөрү жаңыртылды.ample. • HDMI 2.1 дизайны үчүн жаңы бөлүм кошулду, Дизайнды ар кандай FRL тарифтеринде иштетүү.amples. • HDMI 2.1 дизайны үчүн Саат схемасы бөлүмүндөгү блок-схема жана сигнал сүрөттөмөлөрү жаңыртылды.ample. • HDMI 2.1 дизайны үчүн Hardware Setup бөлүмүндө колдонуучунун DIP которуштуруусу жөнүндө кошумча сыпаттама кошулдуample. • HDMI 2.1 дизайны үчүн Дизайн чектөөлөрү бөлүмү жаңыртылдыample. • Дизайныңызды жаңылоо бөлүмү жаңырды. • HDMI 2.0 жана HDMI 2.1 дизайны үчүн Simulation Testbench бөлүмдөрү жаңыртылганamples.
2020.01.16	19.4	19.3.0	• Жаңыртылган HDMI Intel FPGA IP Design Example Intel Arria 10 түзмөктөрү үчүн Ыкчам баштоо колдонмосу жаңы кошулган HDMI 2.1 дизайны жөнүндө маалымат мененampFRL режими менен. • Жаңы бөлүм кошулду, HDMI 2.1 Дизайн Example (Колдоо FRL Иштетилген), ал жаңы кошулган дизайн жөнүндө бардык тиешелүү маалыматты камтыйтample. • HDMI Intel FPGA IP Design Ex аталышы өзгөртүлдүample Detailed Description to Detailed Description for HDMI 2.0 Design Exampжакшыраак ачык-айкындуулук үчүн.
2019.10.31	18.1	18.1	• Кошулган түзүлгөн files tx_control_src папкасында: ti_i2c.c жана ti_i2c.h. • Аппараттык жана программалык камсыздоо талаптары жана Дизайнды түзүү жана тестирлөө бөлүмдөрүндө ҮМБнын 11-картасынын ревизиясына колдоо кошулду. • Дизайн чектөө бөлүмү алынып салынды. Максималдуу кыйшаюу чектөөлөрүнүн мөөнөттөрүн бузууга байланыштуу чектөө версияда чечилди. HDMI Intel FPGA IP 18.1. • Bitec HDMI кыз картасынын ревизиясын тандоого мүмкүнчүлүк берүү үчүн жаңы RTL параметри кошулду, BITEC_DAUGHTER_CARD_REV.
уланды…

Документтин версиясы	Intel Quartus Prime Version	IP Version	Өзгөрүүлөр
			• fmcb_dp_m2c_p жана fmcb_dp_c2m_p сигналдарынын сыпаттамасы ҮМБнын 11, 6 жана 4-ревизиялары жөнүндө маалыматты камтуу үчүн жаңыртылды. • Bitec кыз картасынын 11-версиясы үчүн төмөнкү жаңы сигналдар кошулду: — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — oc_i2c_master_ti_avalon_anti_slave_a дареги — oc_i2c_master_ti_avalon_anti_slave_w ырымы — oc_i2c_master_ti_avalon_anti_slave_r eaddata — oc_i2c_master_ti_avalon_anti_slave_w ритедата — oc_i2c_master_ti_avalon_anti_slave_w aitrequest • Дизайныңызды өркүндөтүү жөнүндө бөлүм кошулду.
2017.11.06	17.1	17.1	• Intel ребрендингине ылайык HDMI IP өзөгүн HDMI Intel FPGA IP деп өзгөрттү. • Qsys терминин Platform Designer деп өзгөрттү. • Динамикалык диапазон жана өздөштүрүү InfoFrame (HDR) киргизүү жана чыпкалоо өзгөчөлүгү жөнүндө маалымат кошулду. • Каталог түзүмү жаңырды: — Кошулган скрипт жана программалык папкалар жана files. — Жаңыртылган жалпы жана hdr files. - Аткс алынып салынды files. — Дифференцияланган files Intel Quartus Prime Standard Edition жана Intel Quartus Prime Pro Edition үчүн. • 10AX115S2F4I1SG катары колдонулган түзмөктү кошуу үчүн Дизайнды түзүү бөлүмү жаңыртылган. • 50-100 МГц TMDS тактык жыштыгы үчүн 2550-5000 Мбит/сек чейин кабыл алуучу маалымат ылдамдыгы түзөтүлдү. • Сырткы чыпкалоону өчүрүү үчүн user_pb[2] баскычын коё турган RX-TX шилтеме маалыматы жаңырды. • I2C мастер жана HDMI булагы үчүн башкаруу элементтерин камтыган Nios II программалык агым диаграммасы жаңыртылган. • жөнүндө маалымат кошулду Дизайн Example GUI параметрлери. • HDMI RX жана TX Жогорку дизайн параметрлери кошулду. • Бул HDMI RX жана TX жогорку деңгээлдеги сигналдар кошулду: — mgmt_clk — кайра коюу — i2c_clk — hdmi_clk_in — Бул HDMI RX жана TX жогорку деңгээлдеги сигналдар алынып салынды: • версия • i2c_clk
уланды…

Документтин версиясы	Intel Quartus Prime Version	IP Version	Өзгөрүүлөр
			• Трансивердин аналогдук жөндөөлөрү Intel Arria 10 FPGA Development Kit жана Bitec HDMI 2.0 Daughter картасы үчүн сыналган деген эскертүү кошулду. Сиз тактаңыздын аналогдук жөндөөсүн өзгөртө аласыз. • Intel Arria 10 PLL маалымдама сааты үчүн PLL каскаддык же атайын эмес саат жолдорунун ызы-чууларын болтурбоо үчүн чечүү үчүн шилтеме кошулду. • Трансивер RX пинди HDMI RX үчүн CDR рефлк катары же HDMI TX үчүн TX PLL рефлк катары колдоно албайсыз деген эскертүү кошулду. • TX PMA жана PCS байланышын колдонгон конструкциялар үчүн set_max_skew чектөөсүн кантип кошуу керектиги жөнүндө эскертүү кошулду.
2017.05.08	17.0	17.0	• Intel катары ребрендленген. • Бөлүмдүн номери өзгөртүлдү. • Каталог түзүмү жаңырды: — Кошулган hdr files. — qsys_vip_passthrough.qsys nios.qsys болуп өзгөртүлдү. — Кошулган fileIntel Quartus Prime Pro Edition үчүн арналган. • RX-TX Link блогу HDMI RX көмөкчү маалыматтарынан Жогорку динамикалык диапазондо (HDR) Infoframe боюнча тышкы чыпкалоону да аткарып, мурункуample HDR Infoframe Avalon ST мультиплексери аркылуу HDMI TXтин көмөкчү маалыматтарына. • Transceiver Native PHY сүрөттөмөсүнө эскертме кошулду, ал HDMI TX каналдар аралык кыйшаюу талабын канааттандыруу үчүн Arria 10 Transceiver Native PHY параметринин редакторунда TX каналын бириктирүү режимин орнотуу керек. PMA жана PCS байланышы. • OS жана өлчөө сигналдары үчүн жаңыртылган сүрөттөмө. • Ашыкчалар өзгөртүлдүampTX FPLL тике саат схемасын колдоо үчүн ар бир TMDS саат жыштык диапазонунда ар кандай кабыл алуучу маалымат ылдамдыгы үчүн ling фактору. • TX IOPLL TX FPLL каскаддык тактоо схемасы TX FPLL түз схемасына өзгөртүлдү. • Кошулган TX PMA кайра конфигурациялоо сигналдары. • Түзөтүлгөн USER_LED[7] ашыкчаampлинг статусу. 1 ашыкчаны билдиретampled (маалымат ылдамдыгы < 1,000 Mbps Arria 10 аппаратында). • Жаңыртылган HDMI Дизайн ExampКолдоого алынган симуляторлор таблицасы. NCSim үчүн VHDL колдоого алынбайт. • Arria 10 HDMI IP Core Дизайнынын архивделген версиясына шилтеме кошулдуample User Guide.
2016.10.31	16.1	16.1	Алгачкы чыгаруу.

Intel корпорациясы. Бардык укуктар корголгон. Intel, Intel логотиби жана башка Intel белгилери Intel корпорациясынын же анын туунду компанияларынын соода белгилери болуп саналат. Intel өзүнүн FPGA жана жарым өткөргүч өнүмдөрүн Intelдин стандарттык гарантиясына ылайык учурдагы спецификацияларга ылайык аткарууга кепилдик берет, бирок эскертүүсүз каалаган убакта каалаган өнүмгө жана кызматтарга өзгөртүү киргизүү укугун өзүнө калтырат. Intel бул жерде сүрөттөлгөн кандайдыр бир маалыматты, продуктуну же кызматты колдонуудан же колдонуудан келип чыккан эч кандай жоопкерчиликти же жоопкерчиликти өзүнө албайт, Intel тарабынан жазуу жүзүндө ачык макулдашылгандан башка учурларда. Intel кардарларына жарыяланган маалыматка ишенүүдөн мурун жана өнүмдөр же кызматтарга буйрутма берүүдөн мурун түзмөктүн спецификацияларынын акыркы версиясын алуу сунушталат. *Башка ысымдар жана бренддер башкалардын менчиги катары талап кылынышы мүмкүн.

Online котормосу
Пикир жөнөтүү
ID: 683156
Версия: 2022.12.27

Документтер / Ресурстар

intel HDMI Arria 10 FPGA IP Дизайн Example [pdf] Колдонуучунун колдонмосу
HDMI Arria 10 FPGA IP Дизайн Example, HDMI Arria, 10 FPGA IP Дизайн Example, Design Example

Шилтемелер

User Manual

HDMI Intel® FPGA IP Дизайн Example Intel® Arria® 10 түзмөктөрү үчүн Ыкчам баштоо колдонмосу

HDMI 2.1 Дизайн Example (Колдоо FRL = 1)

HDMI 2.0 Дизайн Example (Колдоо FRL = 0)

HDCP Over HDMI 2.0/2.1 Дизайн Example

HDMI Intel Arria 10 FPGA IP Дизайн Example User Guide Archives

HDMI Intel Arria 10 FPGA IP Дизайн Эксample User Guide

Документтер / Ресурстар

Шилтемелер

Комментарий калтырыңыз

Жоопту жокко чыгаруу