Intel BCH IP Core

BCH IP Core жөнүндө

Тиешелүү маалымат

• BCH IP негизги документ архиви 24-бетте
  • BCH IP Core мурунку версиялары үчүн колдонуучу колдонмолорунун тизмесин берет.
• Intel FPGA IP өзөктөрүнө киришүү
  • Бардык Intel FPGA IP өзөктөрү, анын ичинде IP өзөктөрүн параметрлештирүү, түзүү, жаңылоо жана симуляциялоо жөнүндө жалпы маалымат берет.
• Версиядан көз карандысыз IP жана Qsys симуляция скрипттерин түзүү
  • Программалык камсыздоону же IP версиясын жаңыртуу үчүн кол менен жаңыртууну талап кылбаган симуляция скрипттерин түзүңүз.
• Долбоорду башкаруунун мыкты тажрыйбалары
  • Долбооруңуздун жана ИМиңизди натыйжалуу башкаруу жана көчүрүү боюнча көрсөтмөлөр files.

 Intel® DSP IP негизги өзгөчөлүктөрү

• Avalon® Streaming (Avalon-ST) интерфейстери
• Intel® FPGAs үчүн DSP Builder даяр
• IP өзөгүн текшерүү үчүн тесттер
• Intel колдогон VHDL жана Verilog HDL симуляторлорунда колдонуу үчүн IP функционалдык симуляция моделдери

BCH IP негизги өзгөчөлүктөрү

• Каталарды аныктоо жана оңдоо үчүн жогорку өндүрүмдүүлүктөгү толук параметрлештирилүүчү кодер же декодер:
• Бир код сөзгө символдордун саны
• Код сөзүнө текшерүү символдорунун саны
• Параллель киргизүү биттеринин саны

Intel корпорациясы. Бардык укуктар корголгон. Intel, Intel логотиби жана башка Intel белгилери Intel корпорациясынын же анын туунду компанияларынын соода белгилери болуп саналат. Intel өзүнүн FPGA жана жарым өткөргүч өнүмдөрүн Intelдин стандарттык гарантиясына ылайык учурдагы спецификацияларга кепилдик берет, бирок эскертүүсүз каалаган убакта каалаган өнүмгө жана кызматтарга өзгөртүү киргизүү укугун өзүнө калтырат. Intel бул жерде сүрөттөлгөн кандайдыр бир маалыматты, продуктуну же кызматты колдонуудан же колдонуудан келип чыккан эч кандай жоопкерчиликти же жоопкерчиликти өзүнө албайт, Intel тарабынан жазуу жүзүндө ачык макулдашылгандан башка учурларда. Intel кардарларына жарыяланган маалыматка таянардан мурун жана өнүмдөр же кызматтарга буйрутма берүүдөн мурун түзмөктүн спецификацияларынын акыркы версиясын алуу сунушталат.

• Башка аталыштар жана бренддер башкалардын менчиги катары талап кылынышы мүмкүн.

DSP IP негизги түзмөктүн үй-бүлөлүк колдоосу

Intel Intel FPGA IP өзөктөрү үчүн төмөнкү түзмөк колдоо деңгээлин сунуштайт:

• Алдын ала колдоо -IP өзөгү бул түзмөк үй-бүлөсү үчүн симуляция жана компиляция үчүн жеткиликтүү. FPGA программалоо file (.pof) колдоосу Quartus Prime Pro Stratix 10 Edition Бета программалык камсыздоосу үчүн жеткиликтүү эмес, андыктан IP убакыттын жабылышына кепилдик берилбейт. Убакыт моделдерине пландоодон кийинки алгачкы маалыматтарга негизделген кечигүүлөрдүн баштапкы инженердик баа берүүлөрү кирет. Убакыт моделдери өзгөрүшү мүмкүн, анткени кремний тести чыныгы кремний менен убакыт моделдеринин ортосундагы байланышты жакшыртат. Сиз бул IP өзөгүн системанын архитектурасын жана ресурстарды пайдаланууну изилдөө, симуляциялоо, пинут, системанын кечигүү убактысын баалоо, негизги убакытты баалоо (түтүк бюджетин түзүү) жана киргизүү/чыгаруу өткөрүү стратегиясы (маалымат жолунун туурасы, жарылуу тереңдиги, киргизүү/чыгаруу стандарттарын алмаштыруу) үчүн колдоно аласыз. ).
• Алдын ала колдоо -Intel бул түзмөк үй-бүлөсү үчүн алдын ала убакыт моделдери менен IP өзөгүн текшерет. IP өзөгү бардык функционалдык талаптарга жооп берет, бирок дагы эле түзмөк үй-бүлөсү үчүн убакыт талдоодон өтүшү мүмкүн. Сиз этияттык менен өндүрүш үлгүлөрүн колдоно аласыз.
• акыркы колдоо -Intel бул түзмөк үй-бүлөсү үчүн акыркы убакыт моделдери менен IP өзөгүн текшерет. IP өзөгү түзмөк үй-бүлөсү үчүн бардык функционалдык жана убакыт талаптарына жооп берет. Сиз өндүрүш дизайнында колдоно аласыз.

Таблица 1. DSP IP негизги түзмөктүн үй-бүлөлүк колдоосу

Түзмөк үй-бүлөсү	Колдоо
Arria® II GX	Финал
Arria II GZ	Финал
Аррия В	Финал
Intel Arria 10	Финал
Cyclone® IV	Финал
Циклон V	Финал
Intel Cyclone 10	Финал
Intel MAX® 10 FPGA	Финал
Stratix® IV GT	Финал
Stratix IV GX/E	Финал
Stratix V	Финал
Intel Stratix 10	Алдын ала
Башка түзмөк үй-бүлөлөрү	Колдоо жок

 BCH IP негизги релиз маалыматы

IP өзөгүн лицензиялоодо релиз маалыматын колдонуңуз.

Таблица 2. Релиз маалыматы

пункт	Description
Версия	17.1
Чыгарылган күнү	Ноябрь 2017
Заказ коду	IP-BCH (IPR-BCH)

Intel Quartus Prime программасынын учурдагы версиясы ар бир IP өзөктүн мурунку версиясын түзөөрүн текшерет. Intel Quartus Prime программалык камсыздоосу мурунку версиядан эски IP негизги версияларын түзөөрүн текшербейт. Intel FPGA IP Release Notes бардык өзгөчөлүктөрдү тизмелейт.
Тиешелүү маалымат

• Intel FPGA IP Release Notes
• Билим базасындагы BCH IP өзөгү үчүн каталар

DSP IP негизги текшерүү

• Rele алдындаasing a version of an IP core, Intel runs comprehensive regression tests to verify its quality and correctness. Intel generates custom variations of the IP core to exercise the various parameter options and thoroughly simulates the resulting simulation models with the results verified against master simulation models.

BCH IP Негизги аткаруу жана ресурстарды пайдалануу

• Arria V (5AGXFB3H4F35C5), Cyclone V (5CGXFC7C7F23C8) жана Stratix V (5SGXEA7H3F35C3) түзмөктөрү менен Quartus Prime программасын колдонгон BCH IP Core үчүн адатта күтүлгөн аткаруу. Бул жерде m - бир символдогу биттердин саны; n - код сөздүн узундугу; d - параллелдүү маалыматтарды киргизүү туурасы; t катаны оңдоо мүмкүнчүлүгү.

Таблица 3. Декодердин иштеши жана ресурстарды пайдалануу

Түзмөк	Параметрлер				Эс		ALM	Регистрлер		макс (МГц)
	m	n	d	t	M10K	M20K		Негизги	Орто ж
Аррия В	8	255	10	42	7	—	18,376	40,557	3,441	196
Циклон V	8	255	10	42	7	—	18,264	40,709	3,266	150
Stratix V	8	255	10	42	—	7	19,027	44,134	4,315	308
Аррия В	8	255	12	42	9	—	22,293	49,602	4,053	186
Циклон V	8	255	12	42	9	—	22,243	49,243	4,511	149
Stratix V	8	255	12	42	—	8	23,187	53,800	5,207	310
Аррия В	8	255	2	42	4	—	5,539	13,238	788	207
Циклон V	8	255	2	42	4	—	5,527	13,174	857	174
Stratix V	8	255	2	42	—	4	6,088	14,399	850	369
Аррия В	8	255	5	42	5	—	10,231	23,321	1,554	206
Циклон V	8	255	5	42	5	—	10,234	23,391	1,551	164
уланды…

Түзмөк	Параметрлер				Эс		ALM	Регистрлер		макс (МГц)
	m	n	d	t	M10K	M20K		Негизги	Орто ж
Stratix V	8	255	5	42	—	5	10,820	24,868	2,612	335
Stratix V	14	8784	10	20	—	18	7,358	15,082	761	346
Stratix V	14	8784	10	40	—	18	14,331	28,743	1,630	316
Stratix V	14	8784	10	80	—	18	28,383	56,292	3,165	281
Stratix V	14	8784	20	20	—	18	10,103	19,833	933	323
Stratix V	14	8784	20	40	—	18	20,012	37,413	1,747	304
Stratix V	14	8784	20	80	—	18	39,225	72,151	3,673	282
Stratix V	14	8784	30	20	—	17	11,784	23,924	844	329
Stratix V	14	8784	30	40	—	19	23,061	44,313	1,836	289
Stratix V	14	8784	30	80	—	19	43,949	85,476	3,398	263
Stratix V	14	8784	40	20	—	19	13,801	28,032	743	307
Stratix V	14	8784	40	40	—	19	26,107	51,680	1,472	291
Stratix V	14	8784	40	80	—	21	50,303	98,545	3,351	248
Stratix V	14	8784	50	20	—	20	16,407	33,020	967	307
Stratix V	14	8784	50	40	—	20	31,095	60,503	1,991	288
Stratix V	14	8784	50	80	—	22	58,690	116,232	3,222	249
Stratix V	14	8784	60	20	—	20	18,290	37,106	914	297
Stratix V	14	8784	60	40	—	20	35,041	67,183	2,324	292
Stratix V	14	8784	60	80	—	37	80,961	160,458	7,358	233
Stratix V	14	8784	70	20	—	20	20,494	41,471	545	286
Stratix V	14	8784	70	40	—	20	38,294	74,727	1,778	280
Stratix V	14	8784	70	80	—	38	88,040	173,311	7,769	232
Stratix V	14	8784	80	20	—	22	22,437	45,334	691	276
Stratix V	14	8784	80	40	—	22	42,256	82,173	1,363	285
Stratix V	14	8784	80	80	—	40	95,913	186,869	7,317	229

Таблица 4. Кодердун иштеши жана ресурстарды пайдалануу

Түзмөк	Параметрлер				Эс		ALM	Регистрлер		макс (МГц)
	m	n	d	t	M10K	M20K		Негизги	Орто ж
Аррия В	8	255	10	42	2	—	337	592	0	243
Циклон V	8	255	10	42	2	—	339	592	0	166
Stratix V	8	255	10	42	—	1	353	601	3	400
Аррия В	8	255	12	42	2	—	386	602	0	257
Циклон V	8	255	12	42	2	—	395	602	0	174
уланды…

Түзмөк	Параметрлер				Эс		ALM	Регистрлер		макс (МГц)
	m	n	d	t	M10K	M20K		Негизги	Орто ж
Stratix V	8	255	12	42	—	1	391	614	0	400
Аррия В	8	255	2	42	2	—	219	547	12	275
Циклон V	8	255	2	42	2	—	219	556	3	197
Stratix V	8	255	2	42	—	2	220	542	17	464
Аррия В	8	255	5	42	2	—	237	563	3	276
Циклон V	8	255	5	42	2	—	237	565	1	193
Stratix V	8	255	5	42	—	1	260	573	0	400
Stratix V	14	8784	10	20	—	3	400	785	4	387
Stratix V	14	8784	10	40	—	3	613	1,348	1	380
Stratix V	14	8784	10	80	—	3	1,009	2,451	4	309
Stratix V	14	8784	20	20	—	3	775	849	1	373
Stratix V	14	8784	20	40	—	3	1,340	1,410	0	312
Stratix V	14	8784	20	80	—	3	2,222	2,515	1	242
Stratix V	14	8784	30	20	—	3	1,161	919	1	324.
Stratix V	14	8784	30	40	—	3	2,074	1,480	0	253
Stratix V	14	8784	30	80	—	3	3,583	2,580	2	224
Stratix V	14	8784	40	20	—	3	1,522	977	4	307
Stratix V	14	8784	40	40	—	3	2,789	1,541	0	249
Stratix V	14	8784	40	80	—	3	4,909	2,647	0	191
Stratix V	14	8784	50	20	—	4	1,926	1,042	9	295
Stratix V	14	8784	50	40	—	4	3,467	1,610	1	234
Stratix V	14	8784	50	80	—	4	6,297	2,714	3	182
Stratix V	14	8784	60	20	—	4	2,356	1,121	0	266
Stratix V	14	8784	60	40	—	4	3,824	1,680	1	229
Stratix V	14	8784	60	80	—	4	7,548	2,783	0	167
Stratix V	14	8784	70	20	—	4	2,595	1,184	2	273
Stratix V	14	8784	70	40	—	4	4,372	1,746	0	221
Stratix V	14	8784	70	80	—	4	8,321	2,850	2	169
Stratix V	14	8784	80	20	—	5	2,885	1,251	1	293
Stratix V	14	8784	80	40	—	5	5,163	1,812	0	220
Stratix V	14	8784	80	80	—	5	8,867	2,918	0	169

BCH IP Негизги Баштоо

Intel FPGA IP өзөктөрүн орнотуу жана лицензиялоо

Intel Quartus® Prime программасын орнотуу Intel FPGA IP китепканасын камтыйт. Бул китепкана кошумча лицензияны талап кылбастан өндүрүштө колдонуу үчүн көптөгөн пайдалуу IP өзөктөрүн камсыз кылат. Кээ бир Intel FPGA IP өзөктөрү өндүрүштө колдонуу үчүн өзүнчө лицензияны сатып алууну талап кылат. Intel FPGA IP баалоо режими бул лицензияланган Intel FPGA IP өзөктөрүн симуляция жана жабдыкта баалоого мүмкүндүк берет, толук өндүрүштүк IP негизги лицензиясын сатып алууну чечүүдөн мурун. Аппараттык камсыздоону текшерүүдөн өтүп, IPди өндүрүштө колдонууга даяр болгондон кийин гана лицензияланган Intel IP өзөктөрү үчүн толук өндүрүш лицензиясын сатып алышыңыз керек. Intel Quartus Prime программасы демейки боюнча IP өзөктөрүн төмөнкү жерлерде орнотот:
Сүрөт 1. IP негизги орнотуу жолу

Таблица 5. IP Негизги орнотуу жерлери

Жайгашкан жер	Программалык камсыздоо	Платформа
:\intelFPGA_pro\quartus\ip\altera	Intel Quartus Prime Pro Edition	Windows *
:\intelFPGA\quartus\ip\altera	Intel Quartus Prime Standard Edition	Windows
:/intelFPGA_pro/Quartus/IP/Altera	Intel Quartus Prime Pro Edition	Linux *
:/inter FPGA/Quartus/IP/Altera	Intel Quartus Prime Standard Edition	Linux

Intel FPGA IP баалоо режими

Акысыз Intel FPGA IP баалоо режими лицензияланган Intel FPGA IP өзөктөрүн сатып алуудан мурун симуляция жана жабдыкта баалоого мүмкүндүк берет. Intel FPGA IP баалоо режими кошумча лицензиясыз төмөнкү баалоолорду колдойт:

• Системаңыздагы лицензияланган Intel FPGA IP ядросунун жүрүм-турумун окшоштуруңуз.
• IP өзөгүнүн иштешин, өлчөмүн жана ылдамдыгын тез жана оңой текшериңиз.
• Убакыт чектелген түзмөк программалоо жаратуу fileс IP өзөктөрүн камтыган конструкциялар үчүн.
• Аппаратты IP өзөгүңүз менен программалаңыз жана жабдыкта дизайныңызды текшериңиз.

Intel корпорациясы. Бардык укуктар корголгон. Intel, Intel логотиби жана башка Intel белгилери Intel корпорациясынын же анын туунду компанияларынын соода белгилери болуп саналат. Intel өзүнүн FPGA жана жарым өткөргүч өнүмдөрүн Intelдин стандарттык гарантиясына ылайык учурдагы спецификацияларга кепилдик берет, бирок каалаган убакта эскертүүсүз каалаган өнүмгө жана кызматтарга өзгөртүү киргизүү укугун өзүнө калтырат. Intel бул жерде сүрөттөлгөн кандайдыр бир маалыматты, продуктуну же кызматты колдонуудан же колдонуудан келип чыккан эч кандай жоопкерчиликти же жоопкерчиликти өзүнө албайт, Intel тарабынан жазуу жүзүндө ачык макулдашылгандан башка учурларда. Intel кардарларына жарыяланган маалыматка таянардан мурун жана өнүмдөр же кызматтарга буйрутма берүүдөн мурун түзмөктүн спецификацияларынын акыркы версиясын алуу сунушталат.

• Башка аталыштар жана бренддер башкалардын менчиги катары талап кылынышы мүмкүн.

Intel FPGA IP баалоо режими төмөнкү иштөө режимдерин колдойт:

• Байланган -Лицензияланган Intel FPGA IP камтыган дизайнды тактаңыз менен хост компьютериңиздин ортосундагы байланыш менен чексиз иштетүүгө мүмкүндүк берет. Байланышкан режим сериялык биргелешкен сыноо аракет тобун талап кылат (JTAG) кабель J ортосунда туташтырылганTAG тактаңыздагы порт жана аппараттык камсыздоону баалоо мезгилинин ичинде Intel Quartus Prime Programmer иштетип жаткан негизги компьютер. Программист Intel Quartus Prime программасын минималдуу орнотууну гана талап кылат жана Intel Quartus Prime лицензиясын талап кылбайт. Хост компьютер J аркылуу аппаратка мезгилдүү сигнал жөнөтүү менен баалоо убактысын көзөмөлдөйтTAG порт. Эгерде дизайндагы бардык лицензияланган IP өзөктөрү байланган режимди колдосо, баалоо убактысы ар кандай IP өзөгүн баалоо мөөнөтү аяктаганга чейин иштейт. Эгерде бардык IP өзөктөрү чексиз баалоо убактысын колдосо, аппарат күтүлбөйт.
• Байланбаган -Лицензияланган IP камтыган дизайнды чектелген убакытка иштетүүгө мүмкүндүк берет. Түзмөк Intel Quartus Prime программалык камсыздоосу менен иштеген башкы компьютерден ажыратылса, IP өзөгү байланышсыз режимге кайтып келет. Дизайндагы башка лицензияланган IP өзөгү байланган режимди колдоого албаса, IP өзөгү байланышсыз режимге да кайтып келет.

Дизайндагы кандайдыр бир лицензияланган Intel FPGA IP үчүн баалоо убактысы бүткөндө, дизайн иштебей калат. Intel FPGA IP баалоо режимин колдонгон бардык IP өзөктөрү дизайндагы каалаган IP өзөктүн убактысы бүтүп калганда, бир эле убакта бүтөт. Баалоо убактысы аяктаганда, аппараттык текшерүүнү улантуудан мурун FPGA түзмөгүн кайра программалашыңыз керек. Өндүрүш үчүн IP өзөгүн колдонууну кеңейтүү үчүн, IP өзөгү үчүн толук өндүрүш лицензиясын сатып алыңыз.
Чексиз түзмөк программалоосун жаратуудан мурун лицензияны сатып алып, толук өндүрүш лицензиясынын ачкычын түзүшүңүз керек file. Intel FPGA IP баалоо режиминде, компилятор убакыт чектелген түзмөк программалоосун гана жаратат file ( _time_limited.sof) мөөнөтүнүн чегинде бүтөт.

Сүрөт 2. Intel FPGA IP баалоо режиминин агымы

Эскертүү:

Параметрлөө кадамдары жана ишке ашыруу чоо-жайы үчүн ар бир IP өзөктүн колдонуучу нускамасынан караңыз.
Intel IP өзөктөрүн ар бир орунга, түбөлүккө лицензиялайт. Лицензиялык төлөмгө биринчи жылдык тейлөө жана колдоо кирет. Жаңыртууларды, мүчүлүштүктөрдү оңдоолорду жана биринчи жылдан кийин техникалык колдоону алуу үчүн тейлөө келишимин жаңыртышыңыз керек. Программалоодон мурун өндүрүш лицензиясын талап кылган Intel FPGA IP өзөктөрү үчүн толук өндүрүш лицензиясын сатып алышыңыз керек fileчексиз убакытка колдоно аласыз. Intel FPGA IP баалоо режиминде, компилятор убакыт чектелген түзмөк программалоосун гана жаратат file ( _time_limited.sof) убакыт чегинде бүтөт. Өндүрүш лицензия ачкычтарын алуу үчүн, Өзүн-өзү тейлөө лицензиялоо борборуна баш багыңыз же жергиликтүү Intel FPGA өкүлүңүз менен байланышыңыз.
Intel FPGA Программасынын Лицензиялык келишимдери лицензияланган IP өзөктөрүн, Intel Quartus Prime дизайн программасын жана бардык лицензияланбаган IP өзөктөрүн орнотууну жана колдонууну жөнгө салат.

Тиешелүү маалымат

• Intel Quartus Prime лицензиялык сайты
• Intel FPGA программасын орнотуу жана лицензиялоо

BCH IP Core Intel FPGA IP баалоо режиминин күтүү режими

Эң чектөөчү баалоо убактысына жеткенде, түзмөктөгү бардык IP өзөктөрү бир убакта бүтөт. Эгерде дизайн бирден ашык IP өзөгүн камтыса, башка IP өзөктөрдүн тайм-аут жүрүм-туруму белгилүү бир IP өзөктүн тайм-аут жүрүм-турумун жашырышы мүмкүн. IP өзөктөрү үчүн тайм-аут 1 саатты түзөт; байланган тайм-аут мааниси чексиз. Аппараттык камсыздоону баалоо мөөнөтү аяктагандан кийин дизайныңыз иштебей калат. Quartus Prime программасы Intel FPGA IP баалоо режимин колдонот Files (.ocp) сиздин Intel FPGA IP баалоо режимин баалоо программасын колдонууңузду аныктоо үчүн проект каталогуңузда. Функцияны иштеткенден кийин, буларды жок кылбаңыз files.Баалоо убактысы аяктаганда, маалымат чыгаруу портунун data_out азаят
Тиешелүү маалымат
AN 320: OpenCore Plus Мегафункцияларды баалоо

Каталог жана параметр редактору

IP каталогу сиздин долбооруңуз үчүн жеткиликтүү болгон IP өзөктөрдү көрсөтөт. IP өзөгүн табуу жана ыңгайлаштыруу үчүн IP каталогунун төмөнкү функцияларын колдонуңуз:

• Жигердүү түзмөк үй-бүлөсү үчүн IP көрсөтүү же бардык түзмөк үй-бүлөлөрү үчүн IP көрсөтүү үчүн IP каталогун чыпкалаңыз. Эгер сизде ачык долбоор жок болсо, IP каталогунан Түзмөктөр үй-бүлөсүн тандаңыз.
• IP каталогунда каалаган толук же жарым-жартылай IP өзөк атын табуу үчүн Издөө талаасына териңиз.
• Колдоого алынган түзмөктөр тууралуу чоо-жайды көрсөтүү, IP өзөктүн орнотуу папкасын ачуу жана IP документтерине шилтемелерди көрүү үчүн IP каталогундагы IP өзөктүн атын оң баскыч менен чыкылдатыңыз.
• Click Издөө Өнөктөштүн IP маалыматына кирүү үчүн өнөктөш IP web.
• Параметр редактору сизден IP вариациясынын атын, кошумча портторду жана чыгарууну көрсөтүүнү сунуштайт file муун варианттары. Параметрлердин редактору жогорку деңгээлдеги Intel Quartus Prime IP түзөт file (.ip) Intel Quartus Prime Pro Edition долбоорлорундагы IP вариациясы үчүн.
• Параметр редактору жогорку деңгээлдеги Quartus IP түзөт file (.qip) Intel Quartus Prime Standard Edition долбоорлорундагы IP вариациясы үчүн. Булар files долбоордогу IP вариациясын билдирет жана параметрлештирүү маалыматын сактайт.

Сүрөт 3. IP параметрлеринин редактору (Intel Quartus Prime Pro Edition)

Сүрөт 4. IP параметринин редактору (Intel Quartus Prime Standard Edition)

IP өзөктөрүн түзүү (Intel Quartus Prime Pro Edition)

Intel Quartus Prime параметр редакторунда Intel FPGA IP өзөктөрүн тез конфигурациялаңыз. Параметр редакторун ишке киргизүү үчүн IP каталогундагы каалаган компонентти эки жолу чыкылдатыңыз. Параметр редактору IP өзөгүнүн жекече вариациясын аныктоого мүмкүндүк берет. Параметр редактору IP вариация синтезин жана кошумча симуляцияны жаратат fileс жана

кошумчалайт
.ip file сиздин долбоордун вариациясын автоматтык түрдө көрсөтүү.
Сүрөт 5. IP параметрлеринин редактору (Intel Quartus Prime Pro Edition)

Параметр редакторунда IP өзөгүн табуу, түзүү жана ыңгайлаштыруу үчүн бул кадамдарды аткарыңыз:

1. Түзүлгөн IP вариациясын камтуу үчүн Intel Quartus Prime долбоорун (.qpf) түзүңүз же ачыңыз.
2. IP каталогунда (Tools ➤ IP Catalog) ыңгайлаштыруу үчүн IP өзөгүнүн атын таап, эки жолу чыкылдатыңыз. Белгилүү бир компонентти табуу үчүн, IP Каталог издөө кутучасына компоненттин атын же баарын териңиз. Жаңы IP Variation терезеси пайда болот.
3. Ыңгайлаштырылган IP вариацияңыз үчүн жогорку деңгээлдеги атын көрсөтүңүз. IP вариация аттарына же жолдоруна боштуктарды кошпоңуз. Параметрлердин редактору IP вариация орнотууларын а ичинде сактайт file аталган .ip. OK басыңыз. Параметр редактору пайда болот.
4. Параметрлердин маанилерин параметр редакторунда орнотуңуз жана view компонент үчүн блок схемасы. Төмөндөгү Параметрлөө билдирүүлөрү өтмөгү IP параметрлериндеги каталарды көрсөтөт:

• Кошумча, IP өзөгүңүз үчүн каралган болсо, алдын ала коюлган параметр маанилерин тандаңыз. Алдын ала орнотуулар конкреттүү колдонмолор үчүн баштапкы параметр маанилерин белгилейт.
• IP негизги функционалдуулугун, порт конфигурацияларын жана аппараттын өзгөчөлүгүн аныктоочу параметрлерди көрсөтүңүз.
• IP өзөгүн иштетүү үчүн параметрлерди көрсөтүңүз fileбашка EDA куралдарында.
• Эскертүү: Белгилүү IP негизги параметрлери жөнүндө маалымат алуу үчүн IP негизги колдонуучу колдонмоңузду караңыз.

1. HDL түзүү чыкылдатыңыз. Generation диалог кутусу пайда болот.
2. чыгарууну белгиле file түзүү параметрлерин тандап, андан кийин Жаратуу дегенди басыңыз. Синтез жана симуляция fileспецификацияларыңызга ылайык түзүңүз.
3. Симуляциялык тестирлөө системасын түзүү үчүн, Түзүү ➤ Testbench системасын түзүү баскычын чыкылдатыңыз. Testbench генерациясынын параметрлерин көрсөтүңүз, анан Жаратуу чыкылдатыңыз.
4. Тексттик редакторуңузга көчүрүп, чаптасаңыз боло турган HDL инстанция үлгүсүн түзүү үчүн, Жаратуу ➤ Instantiation Template Show дегенди басыңыз.
5. Finish дегенди басыңыз. Кошуу сунушталса, Ооба дегенди басыңыз files сиздин долбооруңузга IP вариациясын билдирет.
6. Сиздин IP вариацияңызды жаратып, ишке киргизгенден кийин, портторду туташтыруу үчүн тиешелүү пин дайындоосун жасаңыз.

Эскертүү: Кээ бир IP өзөктөрү IP негизги параметрлерине ылайык ар кандай HDL ишке ашырууларды жаратат. Бул IP өзөктөрдүн негизги RTL уникалдуу хэш кодун камтыйт, ал IP өзөгүнүн ар кандай вариацияларынын ортосунда модулдун аталышынын кагылышуусуна жол бербейт. Бул уникалдуу код IP түзүү учурунда бирдей IP орнотууларды жана программалык версиясын эске алганда, ырааттуу бойдон калууда. Бул уникалдуу код IP өзөктүн параметрлерин түзөтсөңүз же IP негизги версиясын жаңыртсаңыз өзгөрүшү мүмкүн. Сиздин симуляция чөйрөңүздө бул уникалдуу коддорго көз каранды болбоо үчүн, Комбинацияланган симулятор орнотуу скриптинин жаралышын караңыз.

IP негизги генерациясы (Intel Quartus Prime Pro Edition)

Intel Quartus Prime программасы төмөнкү натыйжаны чыгарат file Platform Designer тутумуна кирбеген жеке IP өзөктөрүнүн структурасы.

6-сүрөт. Жеке IP негизги генерациясы (Intel Quartus Prime Pro Edition)

• IP негизги вариацияңыз үчүн колдоого алынган жана иштетилген болсо.

Таблица 6. Чыгуу Files Intel FPGA IP Generation

File аты	Description
<your_ip>.ip	Жогорку деңгээлдеги IP вариациясы file ал сиздин долбооруңуздагы IP өзөгүнүн параметрин камтыйт. Эгерде IP вариациясы Platform Designer системасынын бир бөлүгү болсо, параметр редактору .qsys да жаратат file.
<your_ip>.cmp	VHDL Компонент Декларациясы (.cmp) file текст болуп саналат file анда VHDL дизайнында колдонгон жергиликтүү жалпы жана порт аныктамалары камтылган files.
<your_ip>_generation.rpt	IP же Platform Designer муун журналы file. IP түзүү учурундагы билдирүүлөрдүн корутундусун көрсөтөт.
уланды…

File аты	Description
<your_ip>.qgsimc (Платформа дизайнеринин тутумдары гана)	Симуляциялык кэш file бул .qsys менен .ipди салыштырат fileс Платформа дизайнеринин тутумунун жана IP ядросунун учурдагы параметри менен. Бул салыштыруу Platform Designer HDL регенерациясын өткөрүп жибере аларын аныктайт.
<your_ip>.qgsynth (Платформа дизайнеринин тутумдары гана)	Синтезди кэштөө file бул .qsys менен .ipди салыштырат fileс Платформа дизайнеринин тутумунун жана IP ядросунун учурдагы параметри менен. Бул салыштыруу Platform Designer HDL регенерациясын өткөрүп жибере аларын аныктайт.
<your_ip>.qip	IP компонентин бириктирүү жана компиляциялоо үчүн бардык маалыматты камтыйт.
<your_ip>.csv	IP компонентинин жаңыртуу абалы жөнүндө маалыматты камтыйт.
.bsf	Блок диаграммасында колдонуу үчүн IP вариациясынын символикалык өкүлчүлүгү Files (.bdf).
<your_ip>.spd	Киргизүү file бул ip-make-simscript симуляция скрипттерин түзүүнү талап кылат. .spd file тизмесин камтыйт fileСиз инициализациялаган эскерүүлөр тууралуу маалымат менен бирге симуляция үчүн жаратасыз.
<your_ip>.ppf	Pin Planner File (.ppf) Pin Planner менен колдонуу үчүн сиз жараткан IP компоненттери үчүн порт жана түйүн дайындоолорун сактайт.
<your_ip>_bb.v	Verilog BlackBox колдонуңуз (_bb. v) file кара куту катары колдонуу үчүн бош модулдук декларация катары.
<your_ip>_inst.v же _inst.vhd	HDL мисample instantiation үлгүсү. Мунун мазмунун көчүрүп, чаптаңыз file сиздин HDL file IP вариациясын баштоо үчүн.
<your_ip>.regmap	Эгерде IP реестр маалыматын камтыса, Intel Quartus Prime программасы .regmapты түзөт file. .regmap file мастер жана кул интерфейстеринин реестр картасынын маалыматын сүрөттөйт. Бул file толуктайт .sopcinfo file системасы жөнүндө көбүрөөк маалымат реестрин берүү менен. Бул file реестрди көрсөтүүгө мүмкүндүк берет views жана Системалык консолдогу колдонуучу ыңгайлаштыра турган статистика.
<your_ip>.svd	HPS тутумунун мүчүлүштүктөрүн оңдоо куралдарына мүмкүнчүлүк берет view Platform Designer тутумунун ичинде ГЭСке туташкан перифериялык түзүлүштөрдүн реестр карталары. Синтез учурунда Intel Quartus Prime программасы .svd сактайт files .sof ичинде System Console мастерлерине көрүнүүчү кул интерфейси үчүн file мүчүлүштүктөрдү оңдоо сессиясында. Системанын Консолу бул бөлүмдү окуйт, Платформанын Дизайнери регистрдик карта маалыматын сурайт. Системанын кулдары үчүн Платформанын Дизайнери регистрлерге аты менен жетет.
<your_ip>.vyour_ip>.vhd	HDL fileсинтез же симуляция үчүн ар бир субмодулду же бала IP өзөгүн түзүүчү с.
насаатчы/	ModelSim симуляциясын орнотуу жана иштетүү үчүн msim_setup.TCL скриптин камтыйт.
aldec/	Riviera*-PRO скриптин rivierapro_setup камтыйт. симуляцияны орнотуу жана иштетүү үчүн TCL.
/synopsys/vcs /synopsys/vcsmx	VCS* симуляциясын орнотуу жана иштетүү үчүн vcs_setup.sh кабык скрипти камтыйт. vcsmx_setup.sh жана synopsys_sim.setup кабык скрипти камтыйт file VCS MX* симуляциясын орнотуу жана иштетүү.
/каденция	ncsim_setup.sh кабык сценарийин жана башка орнотууларды камтыйт fileNCSIM симуляциясын орнотуу жана иштетүү.
/субмодулдар	HDL камтыйт files IP негизги субмодуль үчүн.
<IP субмодуль>/	Platform Designer Platform Designer түзгөн ар бир IP субмодул каталогу үчүн /synth жана /sim подкаталогдорун түзөт.

Intel FPGA IP өзөктөрүн симуляциялоо

Intel Quartus Prime программасы атайын EDA симуляторлорунда IP негизги RTL симуляциясын колдойт. IP генерациясы симуляцияны түзөт files, анын ичинде функционалдык симуляция модели, ар кандай тесттик стол (же мисample дизайн) жана ар бир IP өзөгү үчүн сатуучуга тиешелүү симулятор орнотуу скрипттери. Функционалдык симуляция моделин жана ар кандай тесттен же эксampмоделдөө үчүн дизайн. IP генерациясынын чыгарылышы, ошондой эле ар кандай testbench компиляциялоо жана иштетүү үчүн сценарийлерди камтышы мүмкүн. Скрипттер сиздин IP өзөгүңүздү окшоштурууга талап кылынган бардык моделдердин же китепканалардын тизмеси.
Intel Quartus Prime программасы көптөгөн симуляторлор менен интеграцияны камсыздайт жана бир нече симуляция агымдарын, анын ичинде сиздин жеке сценарийиңизди жана ыңгайлаштырылган симуляция агымдарын колдойт. Кайсы агымды тандабаңыз, IP негизги симуляциясы төмөнкү кадамдарды камтыйт:

1. Модельдештирүү моделин, testbench (же мисample дизайн) жана симуляторду орнотуу сценарийи files.
2. Симулятор чөйрөңүздү жана бардык симуляция сценарийлерин орнотуңуз.
3. Симуляциялык моделдердин китепканаларын түзүңүз.
4. Симуляторуңузду иштетиңиз.

Intel FPGAs Дизайн агымы үчүн DSP Builder

Intel FPGAs үчүн DSP Builder алгоритмге ылайыктуу иштеп чыгуу чөйрөсүндө DSP дизайнынын аппараттык сүрөттөлүшүн түзүүгө жардам берүү менен санариптик сигналды иштетүү (DSP) дизайн циклдерин кыскартат.
Бул IP өзөгү Intel FPGAs үчүн DSP Builder колдойт. Эгер сиз IP негизги вариациясын камтыган Intel FPGA модели үчүн DSP Builder түзгүңүз келсе, Intel FPGA агымы үчүн DSP Builder колдонуңуз; Эгерде сиз дизайныңызда кол менен түзө турган IP негизги вариациясын түзгүңүз келсе, IP каталогун колдонуңуз.
Тиешелүү маалымат
Intel FPGAs колдонмосу үчүн DSP Builderдеги MegaCore Functions бөлүмүн колдонуу.

BCH IP Негизги Функционалдык Сүрөттөмө

Бул тема IP өзөгүнүн архитектурасын, интерфейстерин жана сигналдарын сүрөттөйт.
BCH IP өзөгүн кодер же декодер катары параметрлештире аласыз. Кодер маалымат пакеттерин кабыл алат жана текшерүү символдорун жаратат; декодер каталарды аныктайт жана түзөтөт.

BCH IP Core Encoder

BCH коддогуч d маалымат биттерин киргизүү жана чыгаруу менен параллелдүү архитектурага ээ. Кодер маалымат символдорун алганда, ал берилген коддук сөз үчүн текшерүү символдорун жаратат жана чыгуу интерфейсине текшерүү символдору менен кириш код сөзүн жөнөтөт. Кодер текшерүү белгилерин жаратканда, жогорку агымдын компонентине арткы басымды колдонот.
Сүрөт 7. Кодердун убактысы

Даяр сигнал коддогуч келген агымды кабыл ала аларын көрсөтөт. Clk көтөрүлүп жаткан жээгинде, эгер коддогуч даяр сигнал жогору болсо, data_in порту аркылуу кириш маалымат агымын жөнөтүңүз жана жарактуу киргизүү дайындарын көрсөтүү үчүн жүктү жогору деп ырастаңыз. Толук билдирүү сөзүнө X саат сигналдары керек деп ойлойлу. Бул киргизүү процесси X-1 саат циклине жеткенде, коддогуч даяр сигнал төмөндөйт. Кийинки clk көтөрүлгөн четинде, коддоочу data_in портунан киргизүүнү кабыл алат жана коддоочу толук билдирүү сөзүн алат. Даяр сигнал кайра жогорку деңгээлге кайтканга чейин, коддоочу жаңы киргизилген маалыматтарды кабыл албайт. valid_outt сигналы жогору деп ырасталганда, чыгуунун коддолгон код сөзү data_out портунда жарактуу болот. Чыгуу маалыматтары жарактуу болгон биринчи саат циклинде sop_out пакеттин башталышын көрсөтүү менен бир гана цикл үчүн жогору деп ырасталат. IP өзөгүндө алдыга жана артка басым бар, аны сиз даяр жана sink_ready сигналы менен башкара аласыз. Sop_in жана eop_in сигналдарын саат циклинде, башкача айтканда, кириш код сөзүнүн биринчи жана акыркы саат циклинде туура ырастаңыз.

Кыскартылган код сөздөр
BCH IP өзөгү кыскартылган коддуу сөздөрдү колдойт. Кыскартылган код сөздө N максималдуу маанисине караганда азыраак символдор камтылган, ал 2M –1, мында N - код сөзгө символдордун жалпы саны жана M - бир символго биттердин саны. Кыскартылган код сөз математикалык жактан максималдуу узундуктагы кодго эквиваленттүү жана код сөздүн башындагы кошумча маалымат символдору 0 болуп саналат. Мисалы үчүнample, (220,136) (255,171) кыскартылган код сөзү. Бул коддуу сөздөрдүн экөө тең бирдей сандагы текшерүү символдорун колдонушат, 11. Декодер менен кыскартылган код сөздөрдү колдонуу үчүн, код сөзүнүн узундугун туура мааниге коюу үчүн параметр редакторун колдонуңуз.

BCH IP негизги декодери

Декодер коддолгон код сөзүн алганда, каталарды аныктоо жана аларды оңдоо үчүн текшерүү белгилерин колдонот. Кабыл алынган коддолгон коддуу сөз, каналдагы ызы-чуудан улам баштапкы коддуу сөздөн айырмаланышы мүмкүн. Декодер катанын ордун жана ката маанисин табуу үчүн бир нече полиномдорду колдонуу менен каталарды аныктайт. Декодер катанын ордун жана маанисин алганда, декодер код сөзүндөгү каталарды оңдоп, коддук сөздү чыгарууга жөнөтөт. Эгерде e<=t, IP өзөгү каталарды оңдой алат; e > t болсо, күтүлбөгөн натыйжаларды көрөсүз.
Сүрөт 8. Декодер убактысы

Код сөзү жүктөө сигналын жана sop_in сигналын ырастаганыңызда башталат. Декодер data_in дарегиндеги маалыматтарды жарактуу маалымат катары кабыл алат. Код сөзү eop_in сигналын ырастаганда бүтөт. 1-канал код сөзү үчүн, бир саат цикли үчүн sop_in жана eop_in сигналдарын ырастаңыз. Декодер даяр сигналды өчүргөндө, декодер даяр сигналды кайра ырастамайынча, башка маалыматты иштете албайт. Чыгуу учурунда операция бирдей. Декодер valid_out сигналын жана sop_out сигналын ырастаганда, декодер data_out боюнча жарактуу маалыматтарды берет. Декодер код сөздүн башталышын жана аягын көрсөтүү үчүн sop_out сигналын жана eop_out сигналын ырастайт. Декодер код сөзүндөгү каталарды автоматтык түрдө таап, оңдойт жана оңдолбогон код сөзгө туш болгондо, каталардын_саны сигналын ырастайт. Декодер сиз алып салышыңыз керек болгон текшерүү белгилерин камтыган толук код сөзүн чыгарат. Даяр сигнал декодер келген агымды кабыл ала аларын көрсөтөт. Clk көтөрүлүп жаткан четинде, эгер коддогуч даяр сигнал жогору болсо, киргизүү маалымат агымын data_in аркылуу жөнөтүңүз жана жарактуу киргизүү дайындарын көрсөтүү үчүн жүктүн жогорку деңгээлин ырастаңыз. valid_out жогорку деп ырасталганда, чыгуучу чечмеленген сөз data_out портунда жарактуу болот. Каталардын_саны IP өзөгү аныктаган каталардын санын көрсөтөт. Чыгуу маалыматтары жарактуу болгон биринчи саат циклинде sop_out бир гана цикл үчүн жогору деп ырасталат, бул чыгаруу пакетинин башталышын көрсөтөт. IP өзөгүндө алдыга жана артка басым бар, аны сиз даяр сигнал жана sink_ready сигналы менен башкарасыз. Sop_in жана eop_in сигналдарын саат циклинде, башкача айтканда, кириш код сөзүнүн биринчи жана акыркы саат циклинде туура ырастаңыз.

CH IP негизги параметрлери

Таблица 7. Параметрлер

Параметр	Юридикалык баалуулуктар	Демейки маани	Description
BCH модулу	Кодер же декодер	Кодер	Кодер же декодер көрсөтүңүз.
Символдогу биттердин саны (м)	3төн 14кө чейин (кодер же 6дан 14кө чейин (декодер)	14	Ар бир символго биттердин санын көрсөтүңүз.
Код сөздүн узундугу (n)	паритет_бити+1 : 2м-1	8,784	Код сөзүнүн узундугун көрсөтүңүз. Декодер ар бир саат циклинде жаңы символду кабыл алат, эгерде 6.5R < N. Эгерде N>=6.5R +1, декодер үзгүлтүксүз жүрүм-турумун көрсөтөт.
Ката оңдоо сыйымдуулугу (t)	диапазондон алынган m. Декодер үчүн уста 8ден 127ге чейинки диапазонду камтыйт.	40	Түзөтүлө турган биттердин санын көрсөтүңүз.
Parite bit	–	560	Код сөзүндөгү паритет биттеринин санын көрсөтөт. Устат бул параметрди т.
Билдирүүнүн узундугу (k)	–	8,224	Код сөзүндөгү билдирүү биттеринин санын көрсөтөт. Устат бул параметрди t жана nден алат.
Примитивдик көп мүчө	–	17,475	Примитивдүү көп мүчөнү көрсөтөт. м-н тандоосунан келип чыккан.
Параллель киргизүү маалыматтарынын туурасы	Кодер: 1ден минге чейин(паритет_бит, k-1). Декодер: • d < кабат(n*3/14) • d < кабат(n/ кабат[2*лог2(2*т)])	20	Ар бир саат циклин киргизүү үчүн биттердин саны.

BCH IP негизги интерфейстери жана сигналдары

Таблица 8. Саат жана баштапкы абалга келтирүү сигналдары

аты	Avalon-ST түрү	Багыт	Description
CLK	CLK	Киргизүү	Негизги системалык саат. Бүтүндөй IP өзөгү CLKнын өсүп жаткан четинде иштейт.
баштапкы абалга келтирүү	reset_n	Киргизүү	Бекитилгенде бүт системаны баштапкы абалга келтирүүчү активдүү төмөн сигнал. Сиз бул сигналды асинхрондук түрдө ырастасаңыз болот. Бирок, сиз аны clk_clk сигналына синхрондуу түрдө деассертиңиз керек. IP өзөгү баштапкы абалга келтирилгенден кийин калыбына келгенде, ал алган маалыматтар толук пакет экенин текшериңиз.

Таблица 9. Avalon-ST киргизүү жана чыгаруу интерфейсинин сигналдары

аты	Avalon-ST түрү	Багыт	Description
даяр	даяр	Чыгуу	Маалыматтарды өткөрүү даяр сигнал раковина маалыматтарды кабыл алууга даяр экенин көрсөтүү үчүн. Раковина интерфейси интерфейс боюнча маалыматтардын агымын көзөмөлдөө үчүн даяр сигналды башкарат. Раковина интерфейси учурдагы clk көтөрүлүп жаткан четиндеги маалымат интерфейсинин сигналдарын тартат.
data_in[]	маалыматтар	Киргизүү	Ар бир код сөз үчүн маалымат киргизүү, символ боюнча белги. in_valid сигналын ырастаганда гана жарактуу.
data_out	маалыматтар	Чыгуу	IP өзөгү out_valid сигналын ырастаганда коддон чыгарылган чыгарууну камтыйт. Оңдолгон белгилер киргизилгендей тартипте болот.
eop_in	eop	Киргизүү	Пакеттин аягы (код сөз) сигналы.
eop_out	eop	Чыгуу	Пакеттин аягы (код сөз) сигналы. Бул сигнал data_in[] шинасында пакет чектерин көрсөтөт. IP өзөгү бул сигналды жогору айдаганда, пакеттин аягы data_in[] шинасында бар экенин көрсөтөт. IP өзөгү бул сигналды ар бир пакеттин акыркы өткөрүп берүүсүндө ырастайт.
in_error	ката	Киргизүү	Ката сигналы. Киргизилген маалымат символу ката экенин жана декодер аны өчүрүү катары эсептей алаар-албасын аныктайт. Өчүрүүнү колдогон декодерлер гана.
жүктөө	жарактуу	Киргизүү	Маалымат сигналдарынын жарактуулугун көрсөтүү үчүн маалымат жарактуу сигнал. in_valid сигналын ырастаганыңызда, Avalon-ST маалымат интерфейсинин сигналдары жарактуу болот. Сиз in_valid сигналын өчүргөндө, Avalon-ST маалымат интерфейсинин сигналдары жараксыз болуп саналат жана аларга көңүл бурбоо керек. Маалыматтар жеткиликтүү болгондо in_valid сигналын ырастасаңыз болот. Бирок, раковина IP өзөгү in_ready сигналын ырастаганда гана булактан маалыматтарды алат.
же катанын_саны	ката	Чыгуу	Каталардын санын көрсөтөт (декодер гана). IP өзөгү eop_out ырастаганда жарактуу.
sop_in	соп	Киргизүү	Пакеттин башталышы (код сөз).
sop_out	соп	Чыгуу	Пакеттин башталышы (код сөз). Бул сигнал data_in[] шининдеги код сөздүн чектерин көрсөтөт. IP өзөгү бул сигналды жогору айдаганда, пакеттин башталышы data_in[] шинасында бар экенин көрсөтөт. IP өзөгү бул сигналды ар бир коддуу сөздүн биринчи өткөрүп берүүсүндө ырастайт.
сууга_даяр	даяр	Киргизүү	Төмөнкү агым модулу маалыматтарды кабыл алууга даяр экендигин көрсөтүү үчүн берилиштерди өткөрүүгө даяр сигнал. Булак сиз sink_ready сигналын ырастаганда жаңы маалыматтарды (эгер бар болсо) берет жана sink_ready сигналын өчүргөндө жаңы маалыматтарды берүүнү токтотот. Эгерде булак жаңы маалыматтарды бере албаса, анда ал жарактуу маалымат интерфейсинин сигналдарын айдаганга даяр болгуча valid_out бир же бир нече саат циклдерине өчүрүлөт.
valid_out	жарактуу	Чыгуу	Маалымат жарактуу сигнал. IP өзөгү valid_out сигналын жогорку деңгээлде ырастайт. data_out боюнча жарактуу чыгаруу жок болгондо, IP өзөгү сигналды өчүрөт.

Qsys ичинде түзүлгөн IP өзөктөрү үчүн бардык сигналдар Avalon-ST интерфейсинде. Кодерлор үчүн:

• Киргизүү: in[0 чейин data_in]
• Чыгуу: out[0дан data_outтун маалымат энине].

Декодерлор үчүн:

• Киргизүү: in[0 чейин data_in]
• Чыгуу: чыгуу [0 маалымат туурасы+сан_каталары | data_out]

DSP IP өзөктөрүндөгү Avalon-ST интерфейстери

Avalon-ST интерфейстери булак интерфейсинен раковина интерфейсине маалыматтарды өткөрүү үчүн стандарттуу, ийкемдүү жана модулдук протоколду аныктайт.
Киргизүү интерфейси Avalon-ST раковинасы жана чыгаруу интерфейси Avalon-ST булагы болуп саналат. Avalon-ST интерфейси бир нече каналдар боюнча аралаштырылган пакеттер менен пакет которууларды колдойт.
Avalon-ST интерфейсинин сигналдары каналдарды же пакет чектерин билбестен, бир маалымат агымын колдогон салттуу агымдык интерфейстерди сүрөттөй алат. Мындай интерфейстер адатта маалыматтарды, даяр жана жарактуу сигналдарды камтыйт. Avalon-ST интерфейстери, ошондой эле бир нече каналдар боюнча аралаштырылган пакеттер менен жарылуу жана пакеттик которуулар үчүн татаалыраак протоколдорду колдоого алат. Avalon-ST интерфейси табиятынан көп каналдуу конструкцияларды синхронизациялайт, бул татаал башкаруу логикасын ишке ашырбастан эле эффективдүү, көп убакытты талап кылган ишке ашырууга жетишүүгө мүмкүндүк берет.
Avalon-ST интерфейстери арткы басымды колдойт, бул агымды башкаруу механизми, мында раковина булакка маалыматтарды жөнөтүүнү токтотуу үчүн сигнал бере алат. Раковина, адатта, FIFO буферлери толуп калганда же анын чыгышында тыгын пайда болгондо маалыматтардын агымын токтотуу үчүн арткы басымды колдонот.
Тиешелүү маалымат
Avalon Interface Specifications

Документти кайра карап чыгуу тарыхы

BCH IP Негизги Колдонуучу колдонмосун кайра карап чыгуу тарыхы.

Дата	Версия	Өзгөрүүлөр
2017.11.06	17.1	• Intel Cyclone 10 түзмөктөрүнө колдоо кошулду • Кодер жана декодер сүрөттөмөлөрүндө оңдолгон сигнал аттары.
2017.02.14	16.1	• Өнүмдүн идентификатору жана сатуучунун идентификатору өчүрүлдү. • Оңдолду Ката оңдоо мүмкүнчүлүгү (t) максималдуу маани 127ге чейин
2015.10.01	15.1	Кошулган продукт ID жана заказ коду.
2015.05.01	15.0	Алгачкы чыгаруу

Intel корпорациясы. Бардык укуктар корголгон. Intel, Intel логотиби жана башка Intel белгилери Intel корпорациясынын же анын туунду компанияларынын соода белгилери болуп саналат. Intel өзүнүн FPGA жана жарым өткөргүч өнүмдөрүн Intelдин стандарттык гарантиясына ылайык учурдагы спецификацияларга кепилдик берет, бирок каалаган убакта эскертүүсүз каалаган өнүмгө жана кызматтарга өзгөртүү киргизүү укугун өзүнө калтырат. Intel бул жерде сүрөттөлгөн кандайдыр бир маалыматты, продуктуну же кызматты колдонуудан же колдонуудан келип чыккан эч кандай жоопкерчиликти же жоопкерчиликти өзүнө албайт, Intel тарабынан жазуу жүзүндө ачык макулдашылгандан башка учурларда. Intel кардарларына жарыяланган маалыматка таянардан мурун жана өнүмдөр же кызматтарга буйрутма берүүдөн мурун түзмөктүн спецификацияларынын акыркы версиясын алуу сунушталат.

• Башка аталыштар жана бренддер башкалардын менчиги катары талап кылынышы мүмкүн.

A. BCH IP негизги документ архиви

Таблицада IP негизги версиясы көрсөтүлбөсө, мурунку IP негизги версиясы үчүн колдонуучу колдонмосу колдонулат.

IP негизги версиясы	Колдонуучунун колдонмосу
16.1	BCH IP негизги колдонуучу колдонмосу
15.1	BCH IP негизги колдонуучу колдонмосу

Документтер / Ресурстар

Intel BCH IP Core [pdf] Колдонуучунун колдонмосу BCH IP Core, BCH IP, Core

Шилтемелер

• User Manual