Low Latency E-Tile 40G Ethernet Intel FPGA IP Design Example

Quick Start Guide

Low Latency E-Tile 40G Ethernet Intel® FPGA IP өзөгү симуляциялык тестирлөө жана аппараттык дизайнды камсыз кылат.ampкомпиляцияны жана аппараттык тестирлөөнү колдойт. Сиз дизайн эксample, Intel Quartus® Prime IP параметр редактору автоматтык түрдө түзөт files моделдөө, компиляция жана жабдыкта дизайнды сыноо үчүн зарыл. Кошумчалай кетсек, сиз компиляцияланган жабдык дизайнын интерактивдүү тестирлөө үчүн Intel түзмөгүнө тиешелүү иштеп чыгуу комплектине жүктөп алсаңыз болот. Intel FPGA IP да компиляцияны гана камтыйтampIP негизги аянтын жана убактысын тез баалоо үчүн колдоно турган долбоор. Low Latency E-Tile 40G Ethernet Intel FPGA IP дизайнын колдойтampпараметрлеринин кенири диапазону менен ле муун. Бирок, дизайн эксamples Low Latency E-Tile 40G Ethernet Intel FPGA IP Core бардык мүмкүн болгон параметрлерин камтыбайт.

Дизайнды өнүктүрүү кадамдары Example

Тиешелүү маалымат

• Low Latency E-Tile 40G Ethernet Intel FPGA IP Колдонуучунун колдонмосу
  Low Latency E-Tile 40G Ethernet IP жөнүндө толук маалымат алуу үчүн.
• Төмөнкү кечигүү E-Tile 40G Ethernet Intel FPGA IP Release Notes
  IP Release Notes белгилүү бир релиздеги IP өзгөртүүлөрдү тизмелейт.

Дизайнды түзүү Example

Процедура

Intel корпорациясы. Бардык укуктар корголгон. Intel, Intel логотиби жана башка Intel белгилери Intel корпорациясынын же анын туунду компанияларынын соода белгилери болуп саналат. Intel өзүнүн FPGA жана жарым өткөргүч өнүмдөрүн Intelдин стандарттык гарантиясына ылайык учурдагы спецификацияларга кепилдик берет, бирок каалаган убакта эскертүүсүз каалаган өнүмгө жана кызматтарга өзгөртүү киргизүү укугун өзүнө калтырат. Intel бул жерде сүрөттөлгөн кандайдыр бир маалыматты, продуктуну же кызматты колдонуудан же колдонуудан келип чыккан эч кандай жоопкерчиликти же жоопкерчиликти өзүнө албайт, Intel тарабынан жазуу жүзүндө ачык макулдашылгандан башка учурларда. Intel кардарларына жарыяланган маалыматка таянардан мурун жана өнүмдөр же кызматтарга буйрутма берүүдөн мурун түзмөктүн спецификацияларынын акыркы версиясын алуу сунушталат. Башка аталыштар жана бренддер башкалардын менчиги катары талап кылынышы мүмкүн.

ExampТөмөнкү кечигүү E-Tile 40G Ethernet Параметр редакторундагы Дизайн өтмөгү
Дизайнды түзүү үчүн Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit тандаңыз.ample Intel Stratix® 10 түзмөктөрү үчүн. Дизайнды түзүү үчүн Agilex F-сериясы Transceiver-SoC Development Kit тандаңызample Intel Agilex™ түзмөктөрү үчүн.

Аппараттык дизайнды түзүү үчүн бул кадамдарды аткарыңызample and testbench:

1. Intel Quartus Prime Pro Edition программасында чыкылдатыңыз File ➤ Жаңы долбоор чебери
   жаңы Intel Quartus Prime долбоорун түзүү, же File ➤ Учурдагы Intel Quartus Prime программалык камсыздоо долбоорун ачуу үчүн Долбоорду ачыңыз. Устат сизден аппараттын үй-бүлөсүн жана түзмөктү көрсөтүүнү сунуштайт.
   Эскертүү: Дизайн эксample максаттуу тактадагы аппарат менен тандоонун үстүнөн жазат. Сиз дизайн экс менюсунан максаттуу тактаны белгилейсизample параметрлери Example Дизайн өтмөгү (8-кадам).
2. IP каталогунан Low Latency E-Tile 40G Ethernet Intel FPGA IPди таап, тандаңыз. Жаңы IP Variation терезеси пайда болот.
3. Ыңгайлаштырылган IP вариацияңыз үчүн жогорку деңгээлдеги атын көрсөтүңүз. Intel Quartus Prime IP параметринин редактору IP вариация орнотууларын а ичинде сактайт file аталган .ip.
4. OK басыңыз. IP параметр редактору пайда болот.
5. IP өтмөгүндө IP негизги вариацияңыздын параметрлерин көрсөтүңүз.
   Эскертүү: Low Latency E-Tile 40G Ethernet Intel FPGA IP дизайны эксampЭгерде сиз төмөнкү параметрлердин бирин көрсөтсөңүз, le туура окшоштурулбайт жана туура иштебейт:
   1. Преамбула аркылуу өтүүнү иштетүү күйгүзүлдү
   2. Даяр күтүү убактысы 3 маанисине коюлду
   3. TX CRC киргизүүнү иштетүү өчүрүлгөн
6. Экс боюнчаample Дизайн өтмөгү, Example Design Files, Testbench түзүү үчүн Simulation опциясын иштетиңиз жана бир гана компиляция жана аппараттык дизайнды түзүү үчүн Синтез опциясын тандаңыз.amples.
   Эскертүү: Эксample Дизайн өтмөгүндө, Түзүлгөн HDL форматында, Verilog HDL гана жеткиликтүү. Бул IP өзөгү VHDLди колдобойт.
7. Максаттуу өнүктүрүү комплектинин астында Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit же Agilex F-series Transceiver-SoC Development Kit тандаңыз.
   Эскертүү: Сиз тандаган иштеп чыгуу комплекти Кадамдагы түзмөк тандоосунун үстүнөн жазат
   1. Intel Stratix 10 E-тайлынын максаттуу түзмөгү 1SG280LU3F50E3VGS1.
   2. Intel Agilex E-тайл түзмөгүнүн максаты AGFB014R24A2E2VR0.
8. Ex Generate дегенди басыңызample Дизайн баскычы. Select Example Design Directory терезеси пайда болот.
9. Эгерде сиз дизайнды өзгөрткүңүз келсе, эксampКөрсөтүлгөн демейкилерден каталогдун жолу же аталышы (alt_e40c3_0_example_design), жаңы жолду карап чыгып, жаңы дизайн эксampкаталогдун аты (ample_dir>).
10. OK басыңыз.

Тиешелүү маалымат

• IP негизги параметрлери
  IP өзөгүңүздү ыңгайлаштыруу жөнүндө көбүрөөк маалымат берет.
• Intel Stratix 10 E-Tile TX Signal Integrity Development Kit
• Intel Agilex F-Series FPGA өнүктүрүү комплекти

Дизайн Example Параметрлер

Параметрлер Example Design Tab

Параметр	Description
Дизайн тандаңыз	Жеткиликтүү эксampIP параметр орнотуулары үчүн дизайн. Алдын ала коюлган китепканадан дизайнды тандаганыңызда, бул талаа тандалган дизайнды көрсөтөт.
Example Design Files	The fileар кандай өнүгүү фазалары үчүн түзүү. •    Симуляция— зарылды жаратат files мурункуну имитациялоо үчүнample дизайн. •    Синтез— синтезди жаратат fileс. Буларды колдонуңуз files аппараттык тестирлөө үчүн Intel Quartus Prime Pro Edition программасында дизайнды түзүү жана статикалык убакыт анализин жүргүзүү.
Түзүү File Формат	RTL форматы fileсимуляция үчүн - Verilog же VHDL.
Башкарманы тандаңыз	Дизайнды ишке ашыруу үчүн колдоого алынган жабдык. Сиз Intel өнүктүрүү тактасын тандаганда, Максаттуу түзмөк Иштеп чыгуу комплектиндеги түзмөккө дал келген нерсе. Бул меню жок болсо, сиз тандаган опциялар үчүн колдоого алынган такта жок. Agilex F-серия Transceiver-SoC өнүктүрүү комплекти: Бул параметр дизайн экс сынап көрүүгө мүмкүндүк беретample тандалган Intel FPGA IP иштеп чыгуу комплектинде. Бул параметр автоматтык түрдө тандайт Максаттуу түзмөк AGFB014R24A2E2VR0. Сиздин башкармалык кайра карап чыгуу башка түзмөк классы бар болсо, сиз максаттуу аппаратты өзгөртө аласыз.
уланды…

Параметр

Description

Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit: Бул параметр дизайн экс сынап көрүүгө мүмкүндүк беретample тандалган Intel FPGA IP иштеп чыгуу комплектинде. Бул параметр автоматтык түрдө тандайт Максаттуу түзмөк 1ST280EY2F55E2VG. Сиздин башкармалык кайра карап чыгуу башка түзмөк классы бар болсо, сиз максаттуу аппаратты өзгөртө аласыз. Жок: Бул параметр долбоорлоонун аппараттык аспектилерин жокко чыгаратample.

Каталог структурасы
Low Latency E-Tile 40G Ethernet IP негизги дизайны эксample file каталогдор төмөнкү түзүлгөн камтыйт fileдизайн үчүн sample.

Түзүлгөн дизайн үчүн каталогдун структурасы Example

• симуляция files (симуляция үчүн гана тест) жайгашканample_dir>/example_testbench.
• Бир гана компиляция эксample дизайн жайгашканample_dir>/ compilation_test_design.
• Аппараттык конфигурация жана сыноо files (аппараттык дизайн, мисampле) жайгашканample_dir>/hardware_test_design

Каталог жана File Сүрөттөмөлөр

File Аты-жөнү	Description
eth_ex_40g.qpf	Intel Quartus Prime долбоору file.
eth_ex_40g.qsf	Intel Quartus Prime долбоорунун орнотуулары file.
уланды…

File Аты-жөнү	Description
eth_ex_40g.sdc	Synopsys* Дизайн чектөөлөрү file. Сиз муну көчүрүп, өзгөртө аласыз file өзүңүздүн Low Latency E-Tile 40G Ethernet Intel FPGA IP дизайны үчүн.
eth_ex_40g.srf	Intel Quartus Prime долбоорунун билдирүүсүн басуу эрежеси file.
eth_ex_40g.v	Жогорку деңгээлдеги Verilog HDL дизайн эксample file.
eth_ex_40g_clock.sdc	Synopsys Дизайн чектөөлөрү file сааттар үчүн.
жалпы/	Аппараттык дизайн эксample колдоо files.
hwtest/main.tcl	Негизги file Системанын консолуна кирүү үчүн.

Дизайнды имитациялоо Example Testbench
Сиз буйрук сабынан симуляция скриптин иштетүү менен дизайнды компиляциялап, окшоштурсаңыз болот.

1. Буйрук тилкесинде жумушчу каталогду өзгөртүңүзample_dir>/example_testbench.
2. Сиз тандаган колдоого алынган симулятор үчүн симуляция скриптин иштетиңиз. Скрипт симулятордо тестирлөө системасын түзөт жана иштетет

Testbench'ти симуляциялоо боюнча нускамалар

Симулятор	Instructions
ModelSim*	Буйрук сабында vsim -do run_vsim.do териңиз. Эгерде сиз ModelSim GUIди ачпай эле окшоштурууну кааласаңыз, vsim -c -do run_vsim.do териңиз. Эскертүү: ModelSim-AE жана ModelSim-ASE симуляторлору бул IP өзөгүн окшоштура албайт. Сиз ModelSim SE сыяктуу башка колдоого алынган ModelSim симуляторун колдонушуңуз керек.
VCS*	Буйрук сабында sh run_vcs.sh деп териңиз
VCS MX	Буйрук сабында sh run_vcsmx.sh деп териңиз. Дизайн Verilog HDL жана VHDL менен Системдик Verilog камтылганда бул скриптти колдонуңуз.
NCSim	Буйрук сабында sh run_ncsim.sh териңиз
Xcelium*	Буйрук сабында sh run_xcelium.sh териңиз

Ийгиликтүү симуляция төмөнкү билдирүү менен аяктайт: Симуляция өттү. же Testbench аяктады. Ийгиликтүү аяктагандан кийин, жыйынтыгын талдай аласыз.

Дизайнды түзүү жана конфигурациялоо Example in Аппараттык
Intel FPGA IP негизги параметр редактору эски дизайнды компиляциялоого жана конфигурациялоого мүмкүндүк беретampмаксаттуу өнүктүрүү комплектинде

Дизайнды түзүү жана конфигурациялоо үчүнampаппараттык камсыздоодо, бул кадамдарды аткарыңыз:

1. Intel Quartus Prime Pro Edition программасын ишке киргизиңиз жана дизайнды компиляциялоо үчүн Процессия ➤ Компиляцияны баштоону тандаңыз.
2. SRAM объектисин жараткандан кийин file .sof, аппараттык дизайнды программалоо үчүн бул кадамдарды аткарыңызampIntel түзмөгүндө:
   1. Tools ➤ Programmer тандаңыз.
   2. Программистте, Hardware Setup чыкылдатыңыз.
   3. Программалоочу түзүлүштү тандаңыз.
   4. Intel Quartus Prime Pro Edition сеансына Intel TX тактасын тандап, кошуңуз.
   5. Mode J деп коюлганын текшериңизTAG.
   6. Intel түзмөгүн тандап, Түзмөк кошуу баскычын чыкылдатыңыз. Программист тактаңыздагы түзмөктөрдүн ортосундагы байланыштардын блок диаграммасын көрсөтөт.
   7. Сиздин .sof менен катарда .sof үчүн кутучаны белгилеңиз.
   8. .sof үчүн Программа/Конфигурация опциясын күйгүзүңүз.
   9. Start Click.

Тиешелүү маалымат

• Иерархиялык жана командалык дизайн үчүн кошумча компиляция
• Intel FPGA түзмөктөрүн программалоо

Аппараттык дизайндагы максаттуу түзмөктү өзгөртүү Example
Эгер сиз максаттуу түзмөгүңүз катары Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kitти тандаган болсоңуз, Low Latency E-Tile 40G Ethernet Intel FPGA IP өзөгү аппараттык камсыздоону жаратат.amp1ST280EY2F55E2VG максаттуу түзмөк үчүн дизайн. Эгер сиз максаттуу түзмөгүңүз катары Agilex F-сериясынын Transceiver-SoC өнүктүрүү комплектин тандаган болсоңуз, Low Latency E-Tile 40G Ethernet Intel FPGA IP өзөгү аппараттык жабдыкты түзөт.ampAGFB014R24A2E2VR0 максаттуу түзмөк үчүн дизайн. Көрсөтүлгөн максаттуу түзмөк иштеп чыгуу топтомуңуздагы аппараттан айырмаланышы мүмкүн. Сиздин аппараттык дизайн экс максаттуу аппаратты өзгөртүү үчүнample, бул кадамдарды аткарыңыз:

1. Intel Quartus Prime Pro Edition программасын ишке киргизиңиз жана аппараттык камсыздоону сыноо долбоорун ачыңыз file /hardware_test_design/eth_ex_40g.qpf.
2. Тапшырмалар менюсунан Түзмөктү басыңыз. Түзмөк диалог кутусу пайда болот.
3. Түзмөк диалог кутусунда, иштеп чыгуу комплектиңиздеги аппараттын бөлүгүнүн номерине дал келген E-плитканын негизиндеги максаттуу түзмөк таблицасын тандаңыз. Intelдеги өнүктүрүү комплектинин шилтемесин караңыз webкөбүрөөк маалымат алуу үчүн сайт.
4. Төмөнкү сүрөттө көрсөтүлгөндөй, аппаратты тандаганыңызда эскертүү пайда болот. Түзүлгөн пин дайындоолорун жана киргизүү/чыгаруу дайындоолорун сактоо үчүн Жокту тандаңыз.
   Түзмөктү тандоо үчүн Intel Quartus Prime Prompt
5. Дизайныңыздын толук компиляциясын аткарыңыз.

Эми сиз дизайнды аппараттык жабдыңызда сынай аласыз.

Тиешелүү маалымат

• Intel Stratix 10 E-Tile TX Signal Integrity Development Kit
• Intel Agilex F-Series FPGA өнүктүрүү комплекти

Төмөнкү кечигүү E-Tile 40G Ethernet Intel FPGA IP дизайнын аппараттык камсыздоодо сыноо
Төмөнкү Latency E-Tile 40G Ethernet Intel FPGA IP негизги дизайнын түзгөндөн кийин, мурункуample жана аны Intel түзмөгүңүздө конфигурацияласаңыз, IP өзөгүн жана анын камтылган Native PHY IP негизги регистрлерин программалоо үчүн Системалык Консолду колдоно аласыз. Системанын консолун күйгүзүү жана жабдык дизайнын сынап көрүү үчүнample, бул кадамдарды аткарыңыз:

1. Системалык консолду ишке киргизүү үчүн Intel Quartus Prime Pro Edition программасында Tools ➤ System Debugging Tools ➤ System Console тандаңыз.
2. Tcl Console панелинде каталогду /hardware_test_design/hwtest кылып өзгөртүү үчүн cd hwtest териңиз.
3. J менен туташууну ачуу үчүн булак main.tcl териңизTAG агай.

Кошумча дизайн эксample буйруктары IP өзөгүн программалоо үчүн жеткиликтүү:

• chkphy_status: Сааттын жыштыктарын жана PHY кулпусунун абалын көрсөтөт.
• chkmac_stats: MAC статистика эсептегичтериндеги маанилерди көрсөтөт.
• бардык_статтарды_тазалоо: IP негизги статистика эсептегичтерин тазалайт.
• start_pkt_gen: Пакет генераторун иштетет.
• stop_pkt_gen: Пакет генераторун токтотот.
• sys_reset_digital_analog: Тутумду баштапкы абалга келтирүү.
• loop_on: Ички сериялык циклди күйгүзөт
• loop_off: Ички сериялык циклди өчүрөт.
• reg_read : IP негизги реестр маанисин кайтарат .
• reg_write : жазат дареги боюнча IP негизги реестрине .

Дизайндын Аппараттык тестирлөө бөлүмүндөгү сыноо процедурасын аткарыңызample жана Системанын консолунда сыноо натыйжаларына көз салыңыз.

Тиешелүү маалымат
Системалык консол менен дизайнды талдоо жана мүчүлүштүктөрдү оңдоо

Дизайн Example Description

E-плиткага негизделген 40G Ethernet дизайны мурункуample Low Latency E-Tile 40G Ethernet Intel FPGA IP өзөгүнүн функцияларын көрсөтөт, IEEE 802.3ba стандарттык CAUI-4 спецификациясына ылайык келген E-тайл негизиндеги кабыл алуучу интерфейси бар. Сиз дизайнды Example Дизайн өтмөгү Low Latency E-Tile 40G Ethernet Intel FPGA IP параметр редакторунда.
Дизайнды түзүү үчүн эксample, сиз адегенде акыркы продуктуңузда түзүүгө ниеттенген IP негизги вариациясынын параметр маанилерин коюшуңуз керек. Дизайнды түзүү эксample IP ядросунун көчүрмөсүн түзөт; testbench жана аппараттык дизайн эксample бул вариацияны DUT катары колдонуңуз. Эгер сиз акыркы продуктуңуздагы параметр маанилерине дал келүү үчүн DUT үчүн параметр маанилерин койбосоңуз, анда дизайн мурункуample сиз түзгөн IP негизги вариациясын колдонбойт.

Эскертүү:
Testbench IP ядросунун негизги тестин көрсөтөт. Бул толук текшерүү чөйрөсүн алмаштыруу үчүн арналган эмес. Сиз симуляцияда жана жабдыкта өзүңүздүн Low Latency E-Tile 40G Ethernet Intel FPGA IP дизайнын кеңири текшерүүнү аткарышыңыз керек.

Өзгөчөлүктөрү

• Intel Stratix 40 же Intel Agilex түзмөгүн колдонуу менен E-плиткаларды кабыл алгыч үчүн 10G Ethernet MAC/PCS IP өзөгүн колдойт.
• Преамбула аркылуу өтүүнү жана шилтемени окутууну колдойт.
• Дизайнды жаратат эксampMAC статистика эсептегичтери менен ле.
• Testbench жана симуляция сценарийин камсыз кылат.

Аппараттык жана программалык камсыздоого талаптар
Мурун сыноо үчүнampдизайн үчүн, төмөнкү аппараттык жана программалык камсыздоону колдонуңуз:

• Intel Quartus Prime Pro Edition программасы
• Системалык консол
• ModelSim, VCS, VCS MX, NCSim же Xcelium Simulator
• Intel Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit же Intel Agilex F-series Transceiver-SoC Development Kit

Функционалдык сүрөттөмө
Бул бөлүмдө 40G Ethernet MAC/PCS IP өзөгү E-плиткага негизделген кабыл алгычта Intel түзмөгүн колдонуу менен сүрөттөлөт. Өткөрүү багытында MAC кардар фреймдерин кабыл алат жана пакеттер аралык боштукту (IPG), преамбуланы, кадр бөлгүчтүн башталышын (SFD), толтурууну жана CRC биттерин PHYге өткөрүүдөн мурун киргизет. PHY алыскы четине медиа аркылуу ишенимдүү берүү үчүн талап кылынган MAC кадрын коддойт. Кабыл алуу багытында PHY кадрларды MACга өткөрөт. MAC PHYден фреймдерди кабыл алат, текшерүүлөрдү жүргүзөт, CRC, преамбула жана SFDди ажыратат жана калган кадрды кардарга өткөрүп берет.

Симуляция

Testbench IP өзөгү аркылуу трафикти жөнөтөт, IP ядросунун берүү жана кабыл алуу тарабын жүзөгө ашырат.

Төмөнкү кечигүү E-Tile 40G Ethernet Дизайн Example Block Diagram

Симуляциялык дизайн эксampжогорку деңгээлдеги тест file бул basic_avl_tb_top.sv. Бул file PHYге 156.25 МГц саат шилтемеси clk_ref менен камсыз кылат. Ал 10 пакетти жөнөтүү жана кабыл алуу тапшырмасын камтыйт.

Төмөнкү кечигүү E-Tile 40G Ethernet Core Testbench File Сүрөттөмөлөр

File Аты-жөнү	Description
Testbench жана симуляция Files
basic_avl_tb_top.sv	Жогорку деңгээлдеги тесттик стол file. Testbench DUTди ишке киргизет жана пакеттерди түзүү жана кабыл алуу үчүн Verilog HDL тапшырмаларын аткарат.
basic_avl_tb_top_nc.sv	Жогорку деңгээлдеги тесттик стол file NCSim симулятору менен шайкеш келет.
basic_avl_tb_top_msim.sv	Жогорку деңгээлдеги тесттик стол file ModelSim симулятору менен шайкеш келет.
Testbench скрипттери
run_vsim.do	Testbench иштетүү үчүн Mentor Graphics* ModelSim сценарийи.
run_vcs.sh	Testbench иштетүү үчүн Synopsys VCS скрипти.
уланды…

File Аты-жөнү	Description
run_vcsmx.sh	Testbenchти иштетүү үчүн Synopsys VCS MX скрипти (Verilog HDL жана System Verilog менен VHDL бириктирилген).
run_ncsim.sh	Testbench иштетүү үчүн Cadence NCSim сценарийи.
run_xcelium.sh	Testbench иштетүү үчүн Cadence Xcelium скрипти.

Ийгиликтүү сыноо төмөнкү жүрүм-турумду тастыктаган жыйынтыкты көрсөтөт:

1. RX саатынын жөнгө салынышын күтүүдө
2. PHY статусун басып чыгаруу
3. 10 пакет жөнөтүү
4. 10 пакет алуу
5. "Testbench бүттү" көрсөтүлүүдө.

Төмөнкү сample чыгарылышы ийгиликтүү симуляциялык сыноону көрсөтөт:

• #RX тегиздөөсүн күтүүдө
• #RX deskew кулпуланган
• #RX тилкесин тегиздөө кулпуланган
• #TX иштетилди
• #**Пакет 1 жөнөтүлүүдө…
• #**Пакет 2 жөнөтүлүүдө…
• #**Пакет 3 жөнөтүлүүдө…
• #**Пакет 4 жөнөтүлүүдө…
• #**Пакет 5 жөнөтүлүүдө…
• #**Пакет 6 жөнөтүлүүдө…
• #**Пакет 7 жөнөтүлүүдө…
• #**Пакет 1 алынды…
• #**Пакет 8 жөнөтүлүүдө…
• #**Пакет 2 алынды…
• #**Пакет 9 жөнөтүлүүдө…
• #**Пакет 3 алынды…
• #**Пакет 10 жөнөтүлүүдө…
• #**Пакет 4 алынды…
• #**Пакет 5 алынды…
• #**Пакет 6 алынды…
• #**Пакет 7 алынды…
• #**Пакет 8 алынды…
• #**Пакет 9 алынды…
• #**Пакет 10 алынды…

Тиешелүү маалымат
Дизайнды имитациялоо Example Testbench 7-бетте

Аппараттык тестирлөө
Аппараттык дизайнда эксample, сиз IP өзөгүн ички сериялык кайра артка кайтаруу режиминде программалай аласыз жана кабыл алуу тарабы аркылуу кайра айлануучу өткөрүү тарабында трафикти түзө аласыз.

Low Latency E-Tile 40G Ethernet IP Аппараттык Дизайн Example Жогорку деңгээлдеги блок диаграммасы

Low Latency E-Tile 40G Ethernet аппараттык дизайны эксample төмөнкү компоненттерди камтыйт:

• Low Latency E-Tile 40G Ethernet Intel FPGA IP өзөгү.
• IP өзөгүн программалоону, пакетти түзүү жана текшерүүнү координациялоочу кардар логикасы.
• IOPLL 100 МГц киргизүү саатынан аппараттык дизайнга чейин 50 МГц саатты түзүү үчүнample.
• JTAG Intel System Console менен байланышуучу контроллер. Системанын консолу аркылуу кардар логикасы менен байланышасыз.

Дизайнды сынап көрүү үчүн берилген тиешелүү маалымат шилтемесиндеги процедураны аткарыңызample тандалган жабдыкта.

Тиешелүү маалымат

• Төмөнкү кечигүү E-Tile 40G Ethernet Intel FPGA IP Дизайнын Аппараттык камсыздоодо сыноо 9-бетте
• Системалык консол менен дизайнды талдоо жана мүчүлүштүктөрдү оңдоо

Ички кайра сыноо
Ички цикл сынагын аткаруу үчүн бул кадамдарды аткарыңыз:

1. Системаны баштапкы абалга келтирүү.
   sys_reset_digital_analog
2. Сааттын жыштыгын жана PHY абалын көрсөтүңүз.
   chkphy_status
3. Ички цикл сынагын күйгүзүңүз.
   loop_on
4. Сааттын жыштыгын жана PHY абалын көрсөтүңүз. rx_clk 312.5 MHz жана белгиленген
   rx_pcs_ready 1ге коюлган.
   chkphy_status
5. Пакет генераторун иштетиңиз.
   start_pkt_gen
6. Пакет генераторун токтотуңуз.
   stop_pkt_gen
7. Review берилген жана кабыл алынган пакеттердин саны.
   chkmac_stats
8. Ички цикл сынагын өчүрүңүз.
   loop_off

Тышкы Loopback Test
Тышкы цикл тестин аткаруу үчүн бул кадамдарды аткарыңыз:

1. Системаны баштапкы абалга келтирүү.
   sys_reset_digital_analog
2. Сааттын жыштыгын жана PHY абалын көрсөтүңүз. rx_clk 312.5 MHz жана белгиленген
   rx_pcs_ready 1ге коюлган. chkphy_status
3. Пакет генераторун иштетиңиз.
   start_pkt_gen
4. Пакет генераторун токтотуңуз.
   stop_pkt_gen
5. Review берилген жана кабыл алынган пакеттердин саны.
   chkmac_stats

Төмөнкү кечигүү E-Tile 40G Ethernet Дизайн Example Registers

Төмөн кечиктирилген E-Tile 40G Ethernet Аппаратынын Дизайн Example Register Map
Аппараттык дизайн үчүн эстутум картасына түшүрүлгөн регистр диапазондорун тизмелейтample. Сиз бул регистрлерге Системанын консолундагы reg_read жана reg_write функциялары менен киресиз.

Word Offset	Каттоо түрү
0x300-0x3FF	PHY регистрлери
0x400-0x4FF	TX MAC регистрлери
0x500-0x5FF	RX MAC регистрлери
0x800-0x8FF	Статистика Counter регистрлери – TX багыты
0x900-0x9FF	Статистика Counter регистрлери – RX багыты
0x1000-1016	Пакет кардары каттайт

Пакет кардарларынын регистрлери
Сиз Low Latency E-Tile 40G Ethernet жабдык дизайнын ыңгайлаштыра аласызample кардар регистрлерин программалоо аркылуу.

дар	аты	Bit	Description	HW баштапкы абалга келтирүү мааниси	Мүмкүнчүлүк
0x1008	Пакет өлчөмүн конфигурациялоо	[29:0]	Берүү пакетинин өлчөмүн байт менен көрсөтүңүз. Бул биттердин PKT_GEN_TX_CTRL регистрине көз карандылыгы бар. • Бит [29:16]: Пакет өлчөмүнүн жогорку чегин байт менен белгилеңиз. Бул кошумча режимге гана тиешелүү. • Бит [13:0]: — Белгиленген режим үчүн бул биттер жөнөтүүчү пакеттин көлөмүн байт менен белгилейт. — Кошумча режим үчүн бул биттер пакеттин кошумча байттарын аныктайт.	0x25800040	RW
0x1009	Пакет номерлерин көзөмөлдөө	[31:0]	Пакет генераторунан бериле турган пакеттердин санын көрсөтүңүз.	0xA	RW
0x1010	PKT_GEN_TX_C TRL	[7:0]	• Бит [0]: камдалган. • Бит [1]: Пакет генераторун өчүрүү бит. Пакет генераторун өчүрүү үчүн бул битти 1 маанисине коюңуз, ал эми пакет генераторун иштетүү үчүн аны 0 маанисине коюңуз. • Бит [2]: камдалган. • Бит [3]: Эгерде IP өзөгү MAC кайра цикл режиминде болсо, 1 маанисине ээ; пакет кардары пакет генераторун колдонсо, 0 маанисине ээ.	0x6	RW
уланды…

дар	аты	Bit	Description	HW баштапкы абалга келтирүү мааниси	Мүмкүнчүлүк
			• Бит [5:4]: — 00: Кокус режим — 01: Туруктуу режим — 10: Кошумча режим • Бит [6]: 1x0 регистрин колдонуу үчүн бул битти 1009ге коюңуз, өткөрүү үчүн белгиленген пакеттердин санына негизделген пакет генераторун өчүрүңүз. Болбосо, пакет генераторун өчүрүү үчүн PKT_GEN_TX_CTRL регистринин бит [1] колдонулат. • Бит [7]: — 1: Пакеттердин ортосунда боштук жок берүү үчүн. — 0: Пакеттердин ортосундагы кокус боштук менен берүү үчүн.
0x1011	Бара турган дарек 32 биттен төмөн	[31:0]	Көздөгөн дарек (төмөнкү 32 бит)	0x56780ADD	RW
0x1012	Дестин дареги жогорку 16 бит	[15:0]	Көздөгөн дарек (жогорку 16 бит)	0x1234	RW
0x1013	Булак дареги 32 биттен төмөн	[31:0]	Булак дареги (төмөнкү 32 бит)	0x43210ADD	RW
0x1014	Булак дареги жогорку 16 бит	[15:0]	Булак дареги (жогорку 16 бит)	0x8765	RW
0x1016	PKT_CL_LOOPB ACK_RESET	[0]	MAC кайра калыбына келтирүү. Дизайнды баштапкы абалга келтирүү үчүн 1 маанисине коюңузample MAC loopback.	1'b0	RW

Тиешелүү маалымат
Low Latency E-Tile 40G Ethernet Control жана Status Register Сүрөттөмөлөрү Төмөнкү Latency E-Tile 40G Ethernet IP негизги регистрлерин сүрөттөйт.

Дизайн Example Interface Signals
Low Latency E-Tile 40G Ethernet тестирлөөчүсү өзүнчө жана эч кандай киргизүү сигналдарын айдооңузду талап кылбайт.

Төмөн кечиктирилген E-Tile 40G Ethernet Аппаратынын Дизайн Example Interface Signals

Сигнал	Багыт	Комментарийлер
clk50	Киргизүү	Бул саат тактанын осциллятору тарабынан башкарылат. • Intel Stratix 50 тактасында 10 МГц ылдамдыкта айдаңыз. • Intel Agilex тактасында 100 МГц менен айдаңыз. Аппараттык дизайн эксample бул саатты аппараттагы IOPLL киргизүүгө багыттайт жана IOPLLди 100 МГц саатты ички иштетүү үчүн конфигурациялайт.
clk_ref	Киргизүү	156.25 МГц ылдамдыкта айдаңыз.
уланды…

Сигнал	Багыт	Комментарийлер
cpu_resetn	Киргизүү	IP өзөгүн баштапкы абалга келтирет. Активдүү төмөн. Csr_reset_n глобалдык катуу кайра орнотууну IP өзөгүнө айдайт.
tx_serial[3:0]	Чыгуу	Transceiver PHY чыгуу сериялык маалыматтар.
rx_serial[3:0]	Киргизүү	Transceiver PHY киргизүү сериялык дайындары.
user_led[7:0]	Чыгуу	Статус сигналдары. Аппараттык дизайн эксample бул биттерди максаттуу тактадагы светодиоддорду иштетүү үчүн туташтырат. Жеке биттер төмөнкү сигнал баалуулуктарын жана сааттын жүрүм-турумун чагылдырат: • [0]: IP өзөгүнө баштапкы абалга келтирүү сигналы • [1]: clk_refтин бөлүнгөн версиясы • [2]: clk50нин бөлүнгөн версиясы • [3]: 100 МГц абалынын саатынын бөлүнгөн версиясы • [4]: ​​tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_даяр

Тиешелүү маалымат
Интерфейстер жана сигналдын сүрөттөмөлөрү Төмөнкү кечиктирилген E-Tile 40G Ethernet IP негизги сигналдарынын жана алар таандык болгон интерфейстердин деталдуу сүрөттөмөсүн берет.

Төмөнкү кечигүү E-Tile 40G Ethernet Intel FPGA IP Archives
Эгерде IP негизги версия тизмеде жок болсо, мурунку IP негизги версиясы үчүн колдонуучу колдонмосу колдонулат.

Intel Quartus Prime Version	IP негизги версиясы	Колдонуучунун колдонмосу
20.1	19.1.0	Төмөнкү кечигүү E-Tile 40G Ethernet Дизайн Example User Guide

Төмөнкү кечиктирилгис E-tile 40G Ethernet Дизайн үчүн документти кайра карап чыгуу тарыхы Example User Guide

Документтин версиясы	Intel Quartus Prime Version	IP Version	Өзгөрүүлөр
2020.06.22	20.2	20.0.0	Intel Agilex түзмөктөрү үчүн түзмөк колдоосу кошулду.
2020.04.13	20.1	19.1.0	Баштапкы релиз.

Intel корпорациясы. Бардык укуктар корголгон. Intel, Intel логотиби жана башка Intel белгилери Intel корпорациясынын же анын туунду компанияларынын соода белгилери болуп саналат. Intel өзүнүн FPGA жана жарым өткөргүч өнүмдөрүн Intelдин стандарттык гарантиясына ылайык учурдагы спецификацияларга кепилдик берет, бирок каалаган убакта эскертүүсүз каалаган өнүмгө жана кызматтарга өзгөртүү киргизүү укугун өзүнө калтырат. Intel бул жерде сүрөттөлгөн кандайдыр бир маалыматты, продуктуну же кызматты колдонуудан же колдонуудан келип чыккан эч кандай жоопкерчиликти же жоопкерчиликти өзүнө албайт, Intel тарабынан жазуу жүзүндө ачык макулдашылгандан башка учурларда. Intel кардарларына жарыяланган маалыматка таянардан мурун жана өнүмдөр же кызматтарга буйрутма берүүдөн мурун түзмөктүн спецификацияларынын акыркы версиясын алуу сунушталат. Башка аталыштар жана бренддер башкалардын менчиги катары талап кылынышы мүмкүн.

Документтер / Ресурстар

intel Low Latency E-Tile 40G Ethernet Intel FPGA IP Design Example [pdf] Колдонуучунун колдонмосу Low Latency E-Tile 40G Ethernet Intel FPGA IP Design Example, Low Latency, E-Tile 40G Ethernet Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example

Шилтемелер

• User Manual